逻辑电路如图所示，A=“1”时，C脉冲来到后，D触发器应：A.具有计数器功能B.置“0”C.置 “1”D.无法确定

逻辑电路如图所示，A=“1”时，C脉冲来到后，D触发器应：


A.具有计数器功能
B.置“0”
C.置 “1”
D.无法确定

参考解析

解析：

相关考题：

异步时序逻辑电路中各触发器状态变化不是发生在同一时刻，但必须要有时钟脉冲。此题为判断题(对，错)。
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三相六拍脉冲分配逻辑电路由FFl、FF2、FF3三位D触发器组成。其脉冲分配顺序是( )。 A、A→B→C→……B、AB→BC→CA→……C、A→AC→C→CB→B→BA→A→……D、A→AB→B→BC→C→CA→A→……
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同步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。 此题为判断题(对，错)。
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三相六拍脉冲分配逻辑电路由FFl、FF2、FF3三位JK触发器组成。() 此题为判断题(对，错)。
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设脉冲上升沿触发的JK触发器Qn=0,J=1,当cp上升来到时Qn＋1为 ( ) A.1B.0C.保持D.不定态
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逻辑电路如图所示，A=“0”时，C脉冲来到后，JK触发器应：A.具有计数功能B.置“0”C.置“1”D.保持不变
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逻辑电路如图所示，当A=“0”，B=“1”时，C脉冲来到后，D触发器应( )。 A.具有计数功能B.保持原状态C.置“0”D.置“1”
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在图示逻辑电路中，触发器的初始状态是“1”态，当RD端保持高电平，在SD端加一负脉冲时，触发器的新态是( )。A.翻转到“0”态B.保持“1”态C.先翻转到“0”，马上回到“1”态D.无规律翻转不能确定
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逻辑电路如图所示，A=“1”时，C脉冲来到后D触发器（　　）。A．具有计数器功能B．置“0”C．置“1”D．无法确定
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D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲cp的作用下，输出Q为：A.1B.cpC.脉冲信号，频率为时钟脉冲频率的1/2D.0
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图示逻辑电路，当A＝1，B＝0时，则CP脉冲来到后D触发器状态是（　　）。 A． 保持原状态 B． 具有计数功能 C． 置“0” D． 置“1”
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图所示逻辑电路，当A＝0，B＝1时，CP脉冲到来后D触发器（　　）。A．保持原状态B．置0C．置1D．具有计数功能
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D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲CP的作用下，输出Q为:A. 1B. CPC.脉冲信号，频率为时钟脉冲频率的1/2D.0
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三相六拍脉冲分配逻辑电路由FFl、FF2、FF3三位（）触发器组成。A、DB、JKC、RSD、脉冲
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同步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。
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异步时序逻辑电路中各触发器状态变化不是发生在同一时刻，但必须要有时钟脉冲。
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T触发器，在T=1时，时钟脉冲一旦触发，触发器就会（）A、保持原态B、置0C、置1D、翻转
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下面属于组合逻辑电路的是（）A、译码器B、触发器C、加法器D、脉冲分配器
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时序逻辑电路的状态表是由（）。A、状态方程算出B、驱动方程算出C、触发器的特性方程算出D、时钟脉冲表达式算出
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时序逻辑电路的波形图是（）。A、各个触发器的输出随时钟脉冲变化的波形B、各个触发器的输入随时钟脉冲变化的波形C、各个门电路的输出随时钟脉冲变化的波形D、各个门的输入随时钟脉冲变化的波形
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时序逻辑电路一般是由（）构成的。A、门电路B、组合逻辑电路C、组合逻辑电路与门电路D、组合逻辑电路和触发器
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一个T触发器，在T=1时，来一个时钟脉冲后，则触发器（）A、保持原态B、置0C、置1D、翻转
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脉冲异步时序逻辑电路中的存储元件可以采用（）A、时钟控制RS触发器B、D触发器C、基本RS触发器D、JK触发器
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关于触发器，以下说法错误的（）。A、触发器是组成组合逻辑电路的基本单元B、触发器是组成时序逻辑电路的基本单元C、触发器具有记忆功能D、触发器有两个稳定状态
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含有触发器的数字电路属于（）。A、组合逻辑电路B、时序逻辑电路C、逻辑电路D、门电路
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判断题同步时序逻辑电路中各触发器的时钟脉冲CP不一定相同。A对B错
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多选题触发器是存储电路的基本元件，根据触发器时钟端的连接方式，把时序逻辑电路分为（）。A同步时序电路B组合逻辑电路C触发器电路D异步时序电路
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