D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲cp的作用下，输出Q为：A.1B.cpC.脉冲信号，频率为时钟脉冲频率的1/2D.0
D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲cp的作用下，输出Q为：
A.1
B.cp
C.脉冲信号，频率为时钟脉冲频率的1/2
D.0
B.cp
C.脉冲信号，频率为时钟脉冲频率的1/2
D.0
参考解析
解析： 该电路是D触发器，这种连接方法构成保持状态。
相关考题：
下列说法不正确的是（ ）。A．计数器是对时钟脉冲信号CP进行累积计数B．计数器包括定时器、分频器、序列信号发生器和寄存器等常用电路C．定时器是计满了一定数目的CP脉冲个数以后，电路输出一个信号，这个输出信号的周期等于定时时间D．分频器是将频率高的信号作为时钟脉冲CP信号，计满N个CP脉冲信号后，产生一个输出信号Z
图（a）所示电路中，时钟脉冲、复位信号及数模信号如图（b）所示，经分析可知，在第一个和第二个时钟脉冲的下降沿过后，输出Q先后等于（ ）。附：触发器的逻辑状态表为：A、 00B、 01C、 10D、 11
图（a）所示电路中，复位信号及时钟脉冲信号如图（b）所示，经分析可知，在t1时刻，输出QJK和QD分别等于（ ）。附：D触发器的逻辑状态表为：JK触发器的逻辑状态表为：A．00B．01C．10D．11
由两个主从型JK触发器组成的电路如图（a）所示，设Q1、Q2的初始态是00，已知输入信号A和脉冲信号CP的波形，如图（b）所示，当第一个CP脉冲作用后，输出将为（ ）。A．00B．01C．10D．11
由两个主从型JK触发器组成的逻辑电路如图a)所示，设Q1、Q2的初始态是0、0， 已知输入信号A和脉冲信号CP的波形，如图b)所示，当第二个CP脉冲作用后，Q1、Q2将变为：A. 1、1B. 1、0C. 0、1D.保持0、0不变
用3个D触发器组成的电路如图7-66所示，设Q2Q1Q0的初始状态为000,触发器F0的输入端接+5V表明D0=1,那么，在第1个CP脉冲和第2个脉冲的上升沿过后Q2Q1Q0分别是（）。A.010和O11 B.010和001C.001和O11 D.000和111
用3个D触发器组成的电路如图7-68所示，设Q2Q1Q0的初始状态为000，触发器F0的输入端接+5V表明D0=1，那么，在第1个CP脉冲和第2个脉冲的上升沿过后Q2Q1Q0分别是（）。A、010和011B、010和001C、001和011D、000和111
已知Q3Q2Q1Q0是同步十进制计数器的触发器输出，若以Q3作进位，则其周期和脉冲宽度是（）。A、10个CP脉冲，正脉冲宽度为1个CP周期B、10个CP脉冲，正脉冲宽度为2个CP周期C、10个CP脉冲，正脉冲宽度为4个CP周期D、10个CP脉冲，正脉冲宽度为8个CP周期
单选题已知Q3Q2Q1Q0是同步十进制计数器的触发器输出，若以Q3作进位，则其周期和脉冲宽度是（）。A10个CP脉冲，正脉冲宽度为1个CP周期B10个CP脉冲，正脉冲宽度为2个CP周期C10个CP脉冲，正脉冲宽度为4个CP周期D10个CP脉冲，正脉冲宽度为8个CP周期