逻辑电路如图所示，A=“0”时，C脉冲来到后，JK触发器应：A.具有计数功能B.置“0”C.置“1”D.保持不变

逻辑电路如图所示，A=“0”时，C脉冲来到后，JK触发器应：


A.具有计数功能
B.置“0”
C.置“1”
D.保持不变

参考解析

解析：

相关考题：

当(),则构成翻转型触发器。 A、JK触发器的J=K=1时B、JK触发器的J=K=0时C、T触发器的T=1时D、T触发器的T=0时
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对JK触发器,当JK=01时,Qn＋1=(),对T触发器,当T=0时,Qn＋1=()。
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JK边沿触发器,J=0,K=1(含其余情况),经过一个时钟脉冲后,则Qn＋1为()。 A、0B、1C、维持原态D、翻转
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对于JK触发器，输入J=0、K=1，CP脉冲作用后，触发器的应为()A、0B、1C、可能是0，也可能是1D、与有关
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主从JK触发器的初始状态为0,在时钟脉冲CP的下降沿触发器的状态变为1,能够实现这种转换的JK取值可能为()。 A.CP=1期间，JK=10B.CP=1期间，JK=01C.CP=1期间，JK=11D.CP=1期间，JK从01变为11
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三相六拍脉冲分配逻辑电路由FFl、FF2、FF3三位JK触发器组成。() 此题为判断题(对，错)。
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设脉冲上升沿触发的JK触发器Qn=0,J=1,当cp上升来到时Qn＋1为 ( ) A.1B.0C.保持D.不定态
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画出图题5-11所示的脉冲JK触发器输出Q端的波形，输入端J K与CLK的波形如图所示。(设Q初始状态为0)
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JK触发器及其输入信号波形如图所示，那么，在t=t0和t=t1时刻，输出Q分别为:
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JK触发器及其输入信号波形如图所示，该触发器的初值为0，则它的输出Q为：
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逻辑电路如图所示，当A=“0”，B=“1”时，C脉冲来到后，D触发器应( )。 A.具有计数功能B.保持原状态C.置“0”D.置“1”
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逻辑电路如图所示，A=“1”时，C脉冲来到后D触发器（　　）。A．具有计数器功能B．置“0”C．置“1”D．无法确定
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逻辑电路如图所示，A=“1”时，C脉冲来到后，D触发器应：A.具有计数器功能B.置“0”C.置 “1”D.无法确定
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由两个主从型JK触发器组成的逻辑电路如图a)所示，设Q1、Q2的初始态是0、0， 已知输入信号A和脉冲信号CP的波形，如图b)所示，当第二个CP脉冲作用后，Q1、Q2将变为：A. 1、1B. 1、0C. 0、1D.保持0、0不变
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JK触发器及其输入信号波形图如图所示，该触发器的初值为0,则它的输出Q为：
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图示逻辑电路，当A＝1，B＝0时，则CP脉冲来到后D触发器状态是（　　）。 A． 保持原状态 B． 具有计数功能 C． 置“0” D． 置“1”
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JK触发器外部连接如图所示，则其输出可表达为（　　）。
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图所示逻辑电路，当A＝0，B＝1时，CP脉冲到来后D触发器（　　）。A．保持原状态B．置0C．置1D．具有计数功能
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图示逻辑电路，输入为X、Y，同它的功能相同的是（　　）。 A． 可控RS触发器 B． JK触发器 C． 基本RS触发器 D． T触发器
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下列说法不正确的是( )。A.JK触发器是在CP脉冲下降沿触发，触发后的触发器状态取决于CP脉冲下降沿前一刻的J、K值，服从JK触发器的真值表或特性方程B.C.JK触发器和D触发器可以转换为T触发器D.T触发器当输入端T=O时，每来一个CP脉冲触发，触发器的状态就改变一次
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JK触发器在J、K悬空时，只要时钟脉冲的下降沿触发，输出一定会（）A、翻转B、保持原态C、置1D、置0
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已知主从JK触发器的初始状态为0态，当J＝0，K＝1时，CP脉冲作用后，Q端状态应为（）。A、0状态B、1状态C、保持D、翻转
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对于JK触发器，输入J=0、K=1，CP脉冲作用后，触发器的Qn+1应为（）。A、0B、1C、可能是0，也可能是1D、与Qn有关
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脉冲异步时序逻辑电路中的存储元件可以采用（）A、时钟控制RS触发器B、D触发器C、基本RS触发器D、JK触发器
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JK触发器具有（）功能。A、置0B、置1C、翻转D、保持E、脉冲输出
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若使主从JK触发器的输出状态有1变为0，则应使（）。A、CP从1→0时，JK=01B、CP从1→0时，JK=11C、CP从0→1时，JK=01D、CP从0→1时，JK=10
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单选题JK边沿触发器，J=0，K=1（含其余情况），经过一个时钟脉冲后，则Qn+1为（）A0B1C维持原态D翻转
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