由两个主从型JK触发器组成的逻辑电路如图a)所示，设Q1、Q2的初始态是0、0， 已知输入信号A和脉冲信号CP的波形，如图b)所示，当第二个CP脉冲作用后，Q1、Q2将变为：A. 1、1B. 1、0C. 0、1D.保持0、0不变

由两个主从型JK触发器组成的逻辑电路如图a)所示，设Q1、Q2的初始态是0、0， 已知输入信号A和脉冲信号CP的波形，如图b)所示，当第二个CP脉冲作用后，Q1、Q2将变为：


A. 1、1
B. 1、0
C. 0、1
D.保持0、0不变

参考解析

解析：提示：该触发器为负边沿触发方式，即：当时钟信号由高电平下降为低电平时刻输出端的状态可能发生改变。

相关考题：

已知电路及输入信号波形如图4－13所示.试画出主从JK触发器的Q'.Q端的波形,触发器初始状态为0.
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主从JK触发器的初始状态为0,在时钟脉冲CP的下降沿触发器的状态变为1,能够实现这种转换的JK取值可能为()。 A.CP=1期间，JK=10B.CP=1期间，JK=01C.CP=1期间，JK=11D.CP=1期间，JK从01变为11
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试分别画出图4-30(a)电路输出端Y、Z和图4-30(b)电路输出端Q2的波形.输入信号A和CP的电压波形如图4-30(c)所示,各触发器的初始状态为0.
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图4-27(a),(b)分别示出了触发器和逻辑门构成的脉冲分频器电路,CP脉冲如图4-27(c)所示,各触发器的初始状态皆为0.(1)试画出图4-27(a)的Q1、Q2和F的波形.(2)试画出图4-27(b)的Q1、Q2和Y的波形.
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在图4-33(a)所示各电路图中,CP.A.B的波形如图4-33(b)所示.(1)写出触发器次态Qn+1的函数表达式.(2)画出Q1、Q2.Q3、Q4的波形图.假设各触发器初始状态均为0.
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电路如图4-23(a)所示,试对应图4-23(b)中的A.B及CP波形画出Q1和Q2的波形(设起始状态Q1=0.Q2=0).
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画出图题5-9所示的正边沿触发JK触发器输出Q端的波形，输入端J、K与CLK的波形如图所示。(设Q初始状态为0)
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试画出图题5-20所示电路中触发器输出Q1、Q2端的波形，CLK的波形如图所示。(设Q初始状态为0)
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画出图题5-11所示的脉冲JK触发器输出Q端的波形，输入端J K与CLK的波形如图所示。(设Q初始状态为0)
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画出图题5-10所示的JK触发器输出端Q端的波形，CLK的波形如图所示。(设Q初始状态为0)
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试画出图题5-19所示电路中触发器输出Q1、Q2端的波形，输入端CLK的波形如图所示。(设Q初始状态为0)
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试画出图题5-12所示电路输出端Q1、Qo端的波形，CLK 的波形如图所示。(设Q初始状态为0)
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画出图题5-8所示的JK触发器输出Q端的波形，输入端JK与CLK的波形如图示。(设Q初始状态为0)
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逻辑电路如图所示，A=“0”时，C脉冲来到后，JK触发器应：A.具有计数功能B.置“0”C.置“1”D.保持不变
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JK触发器及其输入信号波形如图所示，该触发器的初值为0，则它的输出Q为：
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D触发器组成的电路如图a)所示。设Q1、Q2的初始态是0、0，已知CP脉冲波型，Q2的波形是图b)中哪个图形？
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由两个主从型JK触发器组成的逻辑电路如图a）所示，设Q1、Q2的初始态是00，已知输入信号A和脉冲信号CP的波形如图b）所示，当第二个CP脉冲作用后，Q1Q2将变为（　　）。A．11B．10C．01D．保持00不变
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D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲cp的作用下，输出Q为：A.1B.cpC.脉冲信号，频率为时钟脉冲频率的1/2D.0
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JK触发器及其输入信号波形图如图所示，该触发器的初值为0,则它的输出Q为：
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如图所示电路中，Q1、Q2的原始状态为“11”当送入两个脉冲后的新状态为:A. “0 0 ” B. “0 1” C. “11” D. “10”
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由两个主从型JK触发器组成的电路如图（a）所示，设Q1、Q2的初始态是00，已知输入信号A和脉冲信号CP的波形，如图（b）所示，当第一个CP脉冲作用后，输出将为（　　）。A．00B．01C．10D．11
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逻辑电路图及相应的输入CP、A、B的波形分别如图所示，初始状态Q1＝Q2＝0，当RD＝1时，D、Q1、Q2端输出的波形分别是（　　）。
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如图所示，若增加一并联管道（如虚线所示，忽略增加三通所造成的局部阻力），则会出现（　　）。A． Q1增大，Q2减小B． Q1增大，Q2增大C． Q1减小，Q2减小D． Q1减小，Q2增大
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D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲CP的作用下，输出Q为:A. 1B. CPC.脉冲信号，频率为时钟脉冲频率的1/2D.0
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图a)所示电路中，复位信号，信号A及时钟脉冲信号cp如图b)所示，经分析可知，在第一个和第二个时钟脉冲的下降沿时刻，输出Q分别等于：A. 0 0B. 0 1C. 1 0D. 1 1
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由D、JK触发器组成的逻辑电路如图7-68所示，Q1、Q2的初始状态为00,D=1,当第一个脉冲和第二个脉冲作用后，Q1、Q2分别变为（）A.01和11 B.10和11 C.00和11 D.11和11
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已知主从JK触发器的初始状态为0态，当J＝0，K＝1时，CP脉冲作用后，Q端状态应为（）。A、0状态B、1状态C、保持D、翻转
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