图a)所示电路中,复位信号、数据输入及时时钟脉冲信号如图b)所示,经分析可知,在第一个和第二个时钟脉冲的下降沿过后,输出Q分别等于:A.0 0B.0 1C. 1 0D. 1 1
图a)所示电路中,复位信号、数据输入及时时钟脉冲信号如图b)所示,经分析可知,在第一个和第二个时钟脉冲的下降沿过后,输出Q分别等于:
A.0 0
B.0 1
C. 1 0
D. 1 1
B.0 1
C. 1 0
D. 1 1
参考解析
解析:提示:此题与上题类似。是组合逻辑电路(与非门)与时序逻辑电路(JK触发器)的组合应用,输出状态在时钟脉冲信号CP的下降沿触发。
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由两个主从型JK触发器组成的逻辑电路如图a)所示,设Q1、Q2的初始态是00,已知输入信号A和脉冲信号CP的波形如图b)所示,当第二个CP脉冲作用后,Q1Q2将变为( )。A.11B.10C.01D.保持00不变
由两个主从型JK触发器组成的逻辑电路如图a)所示,设Q1、Q2的初始态是0、0, 已知输入信号A和脉冲信号CP的波形,如图b)所示,当第二个CP脉冲作用后,Q1、Q2将变为:A. 1、1B. 1、0C. 0、1D.保持0、0不变
图(a)所示电路中,时钟脉冲、复位信号及数模信号如图(b)所示,经分析可知,在第一个和第二个时钟脉冲的下降沿过后,输出Q先后等于( )。附:触发器的逻辑状态表为:A、 00B、 01C、 10D、 11
图(a)所示电路中,复位信号及时钟脉冲信号如图(b)所示,经分析可知,在t1时刻,输出QJK和QD分别等于( )。附:D触发器的逻辑状态表为:JK触发器的逻辑状态表为:A.00B.01C.10D.11
由两个主从型JK触发器组成的电路如图(a)所示,设Q1、Q2的初始态是00,已知输入信号A和脉冲信号CP的波形,如图(b)所示,当第一个CP脉冲作用后,输出将为( )。A.00B.01C.10D.11
单选题下列有关处理器时钟脉冲信号的叙述中,错误的是( )。A时钟脉冲信号由机器脉冲源发出的脉冲信号经整形和分频后形成B时钟脉冲信号的宽度称为时钟周期,时钟周期的倒数为机器主频C时钟周期以相邻状态单元间组合逻辑电路的最大延迟为基准确定D处理器总是在每来一个时钟脉冲信号时就开始执行一条新的指令