图（a）所示电路中，时钟脉冲、复位信号及数模信号如图（b）所示，经分析可知，在第一个和第二个时钟脉冲的下降沿过后，输出Q先后等于（ ）。附：触发器的逻辑状态表为：A、 00B、 01C、 10D、 11
图（a）所示电路中，时钟脉冲、复位信号及数模信号如图（b）所示，经分析可知，在第一个和第二个时钟脉冲的下降沿过后，输出Q先后等于（ ）。
附：触发器的逻辑状态表为：
附：触发器的逻辑状态表为：
A、 00
B、 01
C、 10
D、 11
B、 01
C、 10
D、 11
参考解析
解析：CP下降沿起作用，存在复位端，J=AQ；通过复位端复位，Q初始值为0，在第一个时钟脉冲下降沿处A为高电平，取值为1，这时J取值0，K取值0，JK触发器发挥保持功能，Q输出为0；当第二个下降沿来临时，A取值为0，通过逻辑关系得知，J依然为0，同理可推得，Q输出为0。
相关考题：
由两个主从型JK触发器组成的逻辑电路如图a）所示，设Q1、Q2的初始态是00，已知输入信号A和脉冲信号CP的波形如图b）所示，当第二个CP脉冲作用后，Q1Q2将变为（ ）。A．11B．10C．01D．保持00不变
由两个主从型JK触发器组成的逻辑电路如图a)所示，设Q1、Q2的初始态是0、0， 已知输入信号A和脉冲信号CP的波形，如图b)所示，当第二个CP脉冲作用后，Q1、Q2将变为：A. 1、1B. 1、0C. 0、1D.保持0、0不变
图（a）所示电路中，复位信号及时钟脉冲信号如图（b）所示，经分析可知，在t1时刻，输出QJK和QD分别等于（ ）。附：D触发器的逻辑状态表为：JK触发器的逻辑状态表为：A．00B．01C．10D．11
由两个主从型JK触发器组成的电路如图（a）所示，设Q1、Q2的初始态是00，已知输入信号A和脉冲信号CP的波形，如图（b）所示，当第一个CP脉冲作用后，输出将为（ ）。A．00B．01C．10D．11
下列说法不正确的是（ ）。A．计数器是对时钟脉冲信号CP进行累积计数B．计数器包括定时器、分频器、序列信号发生器和寄存器等常用电路C．定时器是计满了一定数目的CP脉冲个数以后，电路输出一个信号，这个输出信号的周期等于定时时间D．分频器是将频率高的信号作为时钟脉冲CP信号，计满N个CP脉冲信号后，产生一个输出信号Z
单选题下列有关处理器时钟脉冲信号的叙述中，错误的是（ ）。A时钟脉冲信号由机器脉冲源发出的脉冲信号经整形和分频后形成B时钟脉冲信号的宽度称为时钟周期，时钟周期的倒数为机器主频C时钟周期以相邻状态单元间组合逻辑电路的最大延迟为基准确定D处理器总是在每来一个时钟脉冲信号时就开始执行一条新的指令