十二进制加法计数器需要_________个触发器构成。 A.8;B.16;C.4;D.3
试用上升沿D触发器构成异步3位二进制加法计数器,要求画出逻辑电路图,以及计数器输入时钟CLK与D触发器输出端Q2~Q0的波形图。
试用上升沿JK触发器构成同步3位二进制加法计数器,要求画出逻辑电路图。
图示时序逻辑电路是一个（ ）。附：触发器的逻辑状态表为：A、左移寄存器B、右移寄存器C、异步三位二进制加法计数器D、同步六进制计数器
采用中规模加法计数器74LS161构成的电路如图所示，该电路构成几进制加法计数器（ ）。 A． 九进制 B． 十进制 C． 十二进制 D． 十三进制
A.同步二进制加法计数器B.同步二进制减法计数器C.异步二进制减法计数器D.异步二进制加法计数器
图所示逻辑电路，设触发器的初始状态均为0，当时，该电路实现的逻辑功能是（ ）。A．同步十进制加法计数器B．同步八进制加法计数器C．同步六进制加法计数器D．同步三进制加法计数器
图所示逻辑电路，设触发器的初始状态均为“0”。当RD＝1时，该电路的逻辑功能为（ ）。A．同步八进制加法计数器B．同步八进制减法计数器C．同步六进制加法计数器D．同步六进制减法计数器
图示的74LS161集成计数器构成的计数器电路和74LS290集成计数器构成的计数器电路是实现的逻辑功能依次是（ ）。 A． 九进制加法计数器，七进制加法计数器 B． 六进制加法计数器，十进制加法计数器 C． 九进制加法计数器，六进制加法计数器 D． 八进制加法计数器，七进制加法计数器
由8个JK触发器构成的二进制计数器，其计数范围是（）。A.1~8 B.1~256 C.0—255 D.0—256
集成计数器74LS192是（）计数器。A、异步十进制加法B、同步十进制加法C、异步十进制减法D、同步十进制可逆
计数器的种类繁多，按编码可分为（）。A、加法计数器B、二进制计数器C、十进制计数器D、N进制计数器
n个触发器构成的扭环计数器中，无效状态有（）个。A、nB、2nC、2n-1D、2n-2n
什么是二进制计数器？用4个触发器组成的二进制计数器能计多少个数？
在异步二进制计数器中，从0开始计数，当十进制数为60时，需要触发器的个数为（）个。 A、4B、5C、6D、8
用二进制异步计数器从0做加法，计到十进制数178，则最少需要（）个触发器。A、2B、6C、7D、8E、10
构造一个十进制的异步加法计数器，需要多少个（）触发器。计数器的进位Cy的频率与计数器时钟脉冲CP的频率之间的关系是（）。
构成模值为256的二进制计数器，需要（）级触发器。A、2B、128C、8D、256
用二进制异步计数器从0做加法，计到十进制数178，则最少需要（）个触发器。A、1B、6C、8D、10
计数器可用触发器构成，（）JK触发器可以构成一个十进制计数器。A、2个B、4个C、5个D、10个
按各触发器的状态转换与时钟输入CP的关系分类，计数器可为（）计数器。A、同步和异步B、加计数和减计数C、二进制和十进制
对于下降沿触发的异步二进制加法计数器，高位触发器的（）端应与低位的Q端相连。
单选题在异步二进制计数器中，从0开始计数，当十进制数为60时，需要触发器的个数为（ ）。A4个B5个C6个D8个
填空题构成一个六进制计数器最少要采用（）位触发器，这时构成的电路有6个有效状态，2个无效状态。
单选题按各触发器的状态转换与时钟输入CP的关系分类，计数器可为（）计数器。A同步和异步B加计数和减计数C二进制和十进制
单选题用二进制异步计数器从0做加法，计到十进制数178，则最少需要（）个触发器。A1B6C8D10
多选题计数器的种类繁多，按编码可分为（）。A加法计数器B二进制计数器C十进制计数器DN进制计数器