若要表示0－999中的任意一个十进制数,最少需要位()二进制数。 A、6B、8C、10D、1000
74161集成芯片,是一个()的计数器。 A、同步置数B、异步清0C、异步置数D、同步清0E、四位二进制
74LS161是一个()的四位二进制加计数器。 A、同步清0，异步置数B、异步清0，同步置数C、同步清0，同步置数
十二进制加法计数器需要_________个触发器构成。 A.8;B.16;C.4;D.3
试用上升沿D触发器构成异步3位二进制加法计数器,要求画出逻辑电路图,以及计数器输入时钟CLK与D触发器输出端Q2~Q0的波形图。
用JK触发器搭12进制计数器，最少需要( )个JK触发器。A、12B、6C、4D、3
图示时序逻辑电路是一个（ ）。附：触发器的逻辑状态表为：A、左移寄存器B、右移寄存器C、异步三位二进制加法计数器D、同步六进制计数器
A.同步二进制加法计数器B.同步二进制减法计数器C.异步二进制减法计数器D.异步二进制加法计数器
图所示逻辑电路，设触发器的初始状态均为0，当时，该电路实现的逻辑功能是（ ）。A．同步十进制加法计数器B．同步八进制加法计数器C．同步六进制加法计数器D．同步三进制加法计数器
集成计数器74LS192是（）计数器。A、异步十进制加法B、同步十进制加法C、异步十进制减法D、同步十进制可逆
在十进制加法计数器中，当计数器状态为0101时，则表示十进制数的（）A、3B、4C、5D、6
异步二进制计数器基本计数单元是（）A、T触发器B、计数触发器C、RS触发器D、D触发器
异步计数器的特点是（）A、异步计数器中的触发器没有一个共同的时钟脉冲B、异步计数器不需要时钟脉冲C、异步计数器的触发器共用一个时钟脉D、异步计数器只能做减法计数器
集成二--十进制计数器74LS90是（）计数器。A、异步二--五--十进制加法B、同步十进制加法C、异步十进制减法D、同步十进制可逆
什么是二进制计数器？用4个触发器组成的二进制计数器能计多少个数？
一个异步三位二进制异步加法计数器，当第4个CP脉冲过后，计数器的状态变为（）A、000B、010C、100D、101
在异步二进制计数器中，从0开始计数，当十进制数为60时，需要触发器的个数为（）个。 A、4B、5C、6D、8
将Tˊ触发器一级一级地串联起来，就可以组成一个异步二进制加法计数器。
用二进制异步计数器从0做加法，计到十进制数178，则最少需要（）个触发器。A、2B、6C、7D、8E、10
构造一个十进制的异步加法计数器，需要多少个（）触发器。计数器的进位Cy的频率与计数器时钟脉冲CP的频率之间的关系是（）。
用二进制异步计数器从0做加法，计到十进制数178，则最少需要（）个触发器。A、1B、6C、8D、10
按各触发器的状态转换与时钟输入CP的关系分类，计数器可为（）计数器。A、同步和异步B、加计数和减计数C、二进制和十进制
对于下降沿触发的异步二进制加法计数器，高位触发器的（）端应与低位的Q端相连。
单选题在异步二进制计数器中，从0开始计数，当十进制数为60时，需要触发器的个数为（ ）。A4个B5个C6个D8个
单选题如果异步二进制计数器的触发器个数为10个，则计数状态有（）种。A20B200C1000D1024
单选题按各触发器的状态转换与时钟输入CP的关系分类，计数器可为（）计数器。A同步和异步B加计数和减计数C二进制和十进制