常用的硬件描述语言有() A.VHDL、Verilog、c语言B.ABEL、c++C.VHDL、Verilog、ABELD.汇编语言、ABEL、VHDL
Verilog HDL可以从算法级,门级到开关级的多种抽象设计层次的数字系统建模。() 此题为判断题(对，错)。
目前常用的硬件描述语言为:Verilog HDL和 VHDL。() 此题为判断题(对，错)。
Verilog HDL支持条件运算符。() 此题为判断题(对，错)。
Verilog HDL中assign为持续赋值语句。() 此题为判断题(对，错)。
Verilog HDL中实数型和字符串型常量是可以综合的。() 此题为判断题(对，错)。
Verilog HDL中整数型常量是不可以综合的。() 此题为判断题(对，错)。
Verilog HDL中的变量一般分为两种数据类型:net型和variable型。() 此题为判断题(对，错)。
Verilog语言即适合可综合的电路设计,也可胜任电路与系统的仿真。() 此题为判断题(对，错)。
Verilog HDL数据类型是用来表示数字电路中的物理连线、数据存储和传输单元等物理量的。() 此题为判断题(对，错)。
数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）
你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）
通用程序设计语言可用于编写多领域的程序，（ ）属于通用程序设计语言。A.HTMLB.SQLC.JavaD.Verilog
通用编程语言是指能够用于编写多种用途程序的编程语言，（ ）属于适用编程语言。A.HTMLB. SQLC. JavaD. Verilog
通用程序设计语言可用于编写多领域的程序，（30）属于通用程序设计语言。A.HTML B.SQL C.JavA.D.Verilog
下列语言中，（）是一种通用的编程语言A.HTMLB.SQLC.PythonD.Verilog
在利用FPGA/CPLD进行逻辑电路设计时，综合后的结果是（ ）。A.Verilog或VHDL等源文件B.电路级的网表文件C.仿真结果D.可烧写的编程文件
通用编程语言是指能够用于编写多种用途程序的编程语言，（ ）属于适用编程语言。A.HTMLB.SQLC.JavaD.Verilog
随着EDA技术的不断完善与成熟，（）的设计方法更多的被应用于Verilog HDL设计当中。
传统的系统硬件设计方法是采用自上而下（top down）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自下而上（bottom up）的设计方法。
Verilog语言与C语言的区别，不正确的描述是（）A、Verilog语言可实现并行计算，C语言只是串行计算；B、Verilog语言可以描述电路结构，C语言仅仅描述算法；C、Verilog语言源于C语言，包括它的逻辑和延迟；D、Verilog语言可以编写测试向量进行仿真和测试。
Verilog HDL中任务可以调用其他任务和（）。
下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（）A、开关级B、门电路级C、体系结构级D、寄存器传输级
简述Verilog HDL编程语言中函数与任务运用有什么特点？
下列哪一种不是硬件描述语言（）A、AHDLB、VHDLC、C++D、Verilog
硬件描述语言的两种主要标准是（）A、VHDL和Verilog HDLB、VHDL和AHDLC、AHDL和Verilog HDLD、Verilog HDL和MHDL
判断题传统的系统硬件设计方法是采用自上而下（top down）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自下而上（bottom up）的设计方法。A对B错