Verilog HDL中assign为持续赋值语句。() 此题为判断题(对，错)。
Verilog HDL中assign为持续赋值语句。()
此题为判断题(对，错)。
相关考题：
关于assign语句说法不正确的是（）。A．assign语句不能对reg型赋值。B．assign语句之间是并行的。C．assign语句有可能综合成触发器。D．assign语句用于数据流描述。
关于连续赋值语句的说法正确的是（）。A．assign语句一般用来描述组合逻辑电路。B．这里的“连续”是指等号右端的任一信号发生变化，该语句立即重新计算并刷新赋值结果。C．连续赋值语句应在过程块内使用。D．assign语句是数据流建模常用语句。
下列说法不正确的是：A．Verilog描述的任何变量都可能有四种不同逻辑状态的取值：0、1、x和z。B．Verilog规定assign引导的赋值语句中左侧目标变量的类型必须是网线型wire型。C．if语句是顺序语句，必须放在过程语句always中使用。D．case语句是一种多分支语句，多个分支取值之间存在优先级。