4个D触发器组成10进制计数器:() A、有效状态数有10个B、无效状态数有10个C、有效状态数有6个D、无效状态数有6E、总状态数有16个
若希望采用触发器设计一个六进制同步计数器,故需要()个触发器。 A、3B、2C、6D、4
要构成5进制计数器,至少需要()个触发器。 A、0B、1C、2D、3
由四个触发器构成的二进制计数电路共有八个计数状态。 () 此题为判断题(对，错)。
一个五位的二进制加法计数器,由00000状态开始,问经过75个输入脉冲后,此计数器的状态为___。
一个四位二进制加法计数器,初始状态为0000经过2015个时钟脉冲后,此计数器的状态为()
构成一个7进制计数器需要三个触发器。() 此题为判断题(对，错)。
由n位触发器构成的扭环形计数器，其无关状态数有(24)个。A．2n-nB．2nC．2n-2nD．2n-1
试用上升沿JK触发器构成同步3位二进制加法计数器,要求画出逻辑电路图。
图示时序逻辑电路是一个（ ）。附：触发器的逻辑状态表为：A． 循环左移寄存器 B． 循环右移寄存器 C． 三位同步二进制计数器 D． 异步三进制计数器
图示时序逻辑电路是一个（ ）。附：触发器的逻辑状态表为：A、左移寄存器B、右移寄存器C、异步三位二进制加法计数器D、同步六进制计数器
图所示逻辑电路，设触发器的初始状态均为0，当时，该电路实现的逻辑功能是（ ）。A．同步十进制加法计数器B．同步八进制加法计数器C．同步六进制加法计数器D．同步三进制加法计数器
图所示逻辑电路，设触发器的初始状态均为“0”。当RD＝1时，该电路的逻辑功能为（ ）。A．同步八进制加法计数器B．同步八进制减法计数器C．同步六进制加法计数器D．同步六进制减法计数器
欲构成能记最大十进制数为999的计数器，至少需要多少个双稳态触发器？( )A.10B.100C.1000
有电感L或电容C构成的电路中，从一个稳定状态换到另一个稳定状态，总是要产生过渡过程的。
把一个三进制计数器和一个四进制计数器串联起来可构成（）。A、七进制计数器B、12进制计数器C、14进制计数器D、24进制计数器
n个触发器构成的扭环计数器中，无效状态有（）个。A、nB、2nC、2n-1D、2n-2n
触发器有（）个稳定状态，它可以记录（）位二进制码，存储8位二进制信息需要（）个触发器。
n级触发器构成的环形计数器，其有效循环的状态数为（）A、n个B、2n个C、2n-1个
计数器可用触发器构成，（）JK触发器可以构成一个十进制计数器。A、2个B、4个C、5个D、10个
—个十进期计数器，至少霱要（）个触发器构成。A、 2B、 3C、 4D、 5
填空题用四位移位寄存器构成环行计数器时，有效状态共有（）个。
填空题构成一个六进制计数器最少要采用（）位触发器，这时构成的电路有6个有效状态，2个无效状态。
判断题使用3个触发器构成的计数器最多有8个有效状态。A对B错