2、采用指令cache与数据cache分离的主要目的是（）A．降低Cache的缺失损失。B．提高Cache的命中率。C．降低CPU平均访存时间。D．减少指令流水线中Cache的访问冲突。
2、采用指令cache与数据cache分离的主要目的是（）
A．降低Cache的缺失损失。
B．提高Cache的命中率。
C．降低CPU平均访存时间。
D．减少指令流水线中Cache的访问冲突。
参考答案和解析
D. 减少指令流水线中Cache的访问冲突。解析：指令cache 和 数据cache 相分离主要是为了避免资源冲突，在五级指令流水线中，分为IF(取址)，ID(译码)，EXE(执行)，MEM(访存)，WB(写回)。其中IF和MEM都会访问cache。但是IF访问cache是取指令，MEM访问内存是取数据。当前指令的MEM和后面指令IF同时在流水线上执行，会产生同时访问cache的冲突(资源冲突)，但是将指令cache和数据cache分开就能满足两者的同时访问了。就不会因为冲突，造成流水线暂停了，提高了流水线运行效率。即D选项正确。
相关考题：
● 关于Cache存储器，下面的叙述中正确的是 （15） 。（15）A. Cache存储器是内存中的一个特定区域B. Cache存储器的存取速度介于内存和磁盘之间C. Cache存储器中存放的内容是内存的备份D. Cache存储器存放正在处理的部分指令和数据
下面是微处理器中有关Cache的叙述，其中错误的是A．从Pentium微处理器开始已经将其内部的L1 Cache分离为指令Cache和数据CacheB．Pentium Ⅱ的L2 Cache不在微处理器芯片内部C．Pentium 4微处理器的L1 Cache和L2 Cache均集成在处理器芯片内D．目前市场上销售的赛扬(Celeron)微处理器价格较低，因为芯片内部没有集成Cache
PC机中CPU执行MOV指令从存储器读取数据时，数据搜索的顺序是A．从L1Cache开始，然后依次为L2Cache、DRAM和外设B．从L2Cache开始，然后依次为L1Cache、DRAM和外设C．从外设开始，然后依次为DRAM、L2Cache和L1CacheD．从外设开始，然后依次为DRAM、L1Cache和L2Cache
对系统程序员是透明的。A．系列机各档不同的数据通路宽度、Cache存储器和指令缓冲寄存器B．系列机各档不同的数据通路宽度、Cache存储器C．程序状态字、指令缓冲寄存器，Cache存储器D．虚拟存储器、Cache存储器，程序状态字
PC机中CPU执行MOV指令从存储器读取数据时，数据搜索的顺序是______。A．从外设开始，然后依次为DRAM、L1Cach和L2CacheB．从外设开始，然后依次为DRAM、L2Cache和L1CacheC．从L2Cache开始，，然后依次为L1Cache、DRAM和外设D．从L1Cache开始，然后依次为L2Cache、DRAM和外设
PC中CPU执行MOV指令从存储器读取数据时，数据搜索的顺序是( )A．L1 cache、12 cache、DRAM和外设B．L2 cache、L1 cache、DRAM和外设C．DRAM、外设、L2cache和L1 cacheD．外设、DRAM、L1 cache和L2 cache
一个设有cache的存储系统中，若主存容量为512KB，cache容量为2KB，每次交换的数据块长度为16B。主存数据调入cache时，为了区分是主存哪个部分哪个字块调入cache中哪个字块位置。因此在cache存储器中还需存放调入主存字块的特征，即cache字块标志(主存高位地址)。cache地址映像若采用直接映像方式，本题中cache字块标志是(1)位，若采用全相联地址映像方式，则cache字块标志是(2)位。A．7B．8C．12D．19
在多级存储系统中，Cache处在CPU和主存之间，解决(55)问题。若Cache和主存的存取时间分别为T1和T2，Cache的命中率为H，则该计算机实际存取时间为(56)。当CPU向存储器执行读操作时，首先访问Cache，若命中，则从Cache中取出指令或数据，否则从主存中取出，送(57)：当CPU向存储器执行写操作时，为了使Cache的内容和主存的内容保持一致，若采用(58)法，则同时写入Cache和主存。由于Cache容量比主存容量小，因此当Cache满时，执行把主存信息向Cache写入，就要淘汰Cache中已有的信息，为了提高Cache的命中率，采用一种(59)替换算法。A．主存容量扩充B．主存和CPU速度匹配C．多个请求源访问主存D．BIOS存放
在分析Cache对机器性能的影响时，正确的叙述是( )。A．Cache容量比主存小许多，决定机器访问存储器速度的是主存，Cache只起次要作用B．CPU访问存储器时不受Cache控制器的控制C．Cache存储器中保存着CPU当前频繁访问的指令代码和数据D．奔腾PC机采用两极Cache结构，一级放指令，一级放数据
PC中CPU执行MOV指令从存储器读取数据时，数据搜索的顺序是( )。A．L1 Cache、L2 Cache、DRAM和外设B．L2 Cache、L1 Cache、DRAM和外设C．DRAM、外设、L2 Cache和L1 CacheD．外设、DRAM、L1 Cache和L2 Cache
Intel Pentium内部有两个各为8KB的指令Cache和数据Cache，其目的是( )。A．弥补片外Cache容量的不足B．弥补内存容量的不足C．弥补外存容量的不足D．加快指令执行速度
若Cache和主存的存取时间分别为T1和T2，Cache的命中率为H，则该计算机的实际存取时间为(2)。当CPU向存储器执行读操作时，首先访问Cache，如命中，则从Cache中取出指令或数据，否则从主存中取出，送(3)；当CPU向存储器执行写操作时，为了使Cache内容和主有的内容保持一致，若采用(4)法，同时写入Cache和主存。A．H×T1+T2B．(1-H×T1)+H×T2C．T2-H×T1D．H×T1+(1-H)×T2
问答题假定有三个处理器，分别带有以下不同的cache：cache1：采用直接映射方式，块大小为1个字，指令和数据的缺失率分别为4%和6%；cache2：采用直接映射方式，块大小为4个字，指令和数据的缺失率分别为2%和4%；cache3：采用2-路组相联映射方式，块大小为4个字，指令和数据的缺失率分别为2%和3%。在这些处理器上运行相同的程序，该程序的CPI为2.0，其中有一半是访存指令。若缺失损失为（块大小+6）个时钟周期，处理器1和处理器2的时钟周期都为420ps，带有cache3的处理器3的时钟周期为450ps。请问：哪个处理器因cache缺失而引起的额外开销最大？哪个处理器执行速度最快？
单选题某计算机的Cache采用相联映像，Cache容量为16KB，每块8个字，每个字32位，并且将Cache中每4块分为一组。若主存最大容量为4GB且按字节编址，则主存地址应为（1）位，组号应为（2）位。若Cache的命中率为0.95，且Cache的速度是主存的5倍，那么与不采用Cache相比较，采用Cache后速度大致提高到（3）倍。空白（2）处应选择（）A5B6C7D8
单选题CPU执行指令需要从存储器读取数据时，数据搜索的先后顺序是（）ACache、DRAM和硬盘BDRAM、Cache和硬盘C硬盘、DRAM和CacheDDRAM、硬盘和Cache