假设单周期处理器五个阶段的延迟分别为200ps（取指）、50ps（读寄存器）、200ps（ALU操作）、300ps（访存）、100ps（写寄存器），则add指令的总延迟为多少ps？（答案直接填数字，不用带单位）
假设单周期处理器五个阶段的延迟分别为200ps（取指）、50ps（读寄存器）、200ps（ALU操作）、300ps（访存）、100ps（写寄存器），则add指令的总延迟为多少ps？（答案直接填数字，不用带单位）
参考答案和解析
lw rt, imm16(rs)
相关考题：
●设某流水线计算机主存的读／写时间为100ns，有一个指令和数据合一的Cache，已知该Cache的读/写时间为10ns，取指令的命中率为98％，取数的命中率为95％。在执行某类程序时，约有1／5指令需要存／取一个操作数。假设指令流水线在任何时候都不阻塞，则设置Cache后，每条指令的平均访存时间约为 (14) 。(14) A．12nsB．15 nsC．18 nsD．120ns
采用指令流水线控制时，如果一条指令分成取指、译码、执行、访存和回写共5个阶段，假设每个阶段的时间相等，为一个时间片，则最理想情况下执行完9条指令，需A.14个时间片B.13个时间片C.9个时间片D.5个时间片
记分牌需要监测源操作数寄存器中数据的有效性,如果前面已流出的还在运行的指令不对本指令的源操作数寄存器进行写操作,或者一个正在工作的功能部件已经完成了对这个寄存器的写操作,那么此操作数有效。当操作数有效后,记分牌将启动本指令的功能部件读操作数并开始执行。解决了数据的先写后读(RAW)相关指的是()。 A.流出B.读操作数C.执行D.写结果
指令流水线右取指（IF） 、译码（ID）、执行 （EX） 、访存（MEM）、写回寄存器堆（WB）五个过程段，共有20条指令连续输入此流水线。 （1）画出流水处理的时空图，假设时钟周期为100ns。 （2）求流水线的实际吞吐率（单位时间里执行完毕的指令数）。
假定最复杂的一条指令所用的组合逻辑分成6块，依次为A~F，其延迟分别为80ps、30ps、60ps、50ps、70ps、10ps。在这些组合逻辑块之间插入必要的流水段寄存器就可实现相应的指令流水线，寄存器延迟为20ps。理想情况下，以下各种方式所得到的时钟周期、指令吞吐率和指令执行时间各是多少？应该在哪里插入流水线寄存器？吞吐量最大的流水线
假定最复杂的一条指令所用的组合逻辑分成6块，依次为A~F，其延迟分别为80ps、30ps、60ps、50ps、70ps、10ps。在这些组合逻辑块之间插入必要的流水段寄存器就可实现相应的指令流水线，寄存器延迟为20ps。理想情况下，以下各种方式所得到的时钟周期、指令吞吐率和指令执行时间各是多少？应该在哪里插入流水线寄存器？插入三个流水段寄存器，得到一个四级流水线
基本DLX流水线中，假设分支指令需要4个时钟周期，其它指令需要5个时钟周期，分支指令占总指令数的12%，问CPI=（），若把ALU指令的写回提前到MEM段，ALU指令占总指令数的44%，则PI=（）。
单选题若某计算机最复杂指令的执行需要完成5个子功能，分别由功能部件A～E实现，各功能部件所需要时间分别为80ps、50ps、50ps、70ps和50ps，采用流水线方式执行指令，流水段寄存器延时为20ps，则CPU时钟周期至少为（ ）。A60psB70psC80psD100ps
问答题假定最复杂的一条指令所用的组合逻辑分成6块，依次为A~F，其延迟分别为80ps、30ps、60ps、50ps、70ps、10ps。在这些组合逻辑块之间插入必要的流水段寄存器就可实现相应的指令流水线，寄存器延迟为20ps。理想情况下，以下各种方式所得到的时钟周期、指令吞吐率和指令执行时间各是多少？应该在哪里插入流水线寄存器？吞吐量最大的流水线