下列Moore型状态机采用Verilog语言说明部分正确的是：A．parameter [2:0] s0=0, s1=1,s2=2,s3=3,s4=4; reg [2:0] current_state, next_state;B．parameter [1:0] s0=0, s1=1,s2=2,s3=3,s4=4; reg [1:0] current_state, next_state;C．TYPE FSM_ST IS (s0, s1,s2,s3,s4); SIGNAL current_state, next_state: FSM_ST;D．typedef enum {s0, s1,s2,s3,s4} type_user; type_user current_state, next_state
下列Moore型状态机采用Verilog语言说明部分正确的是：
A．parameter [2:0] s0=0, s1=1,s2=2,s3=3,s4=4; reg [2:0] current_state, next_state;
B．parameter [1:0] s0=0, s1=1,s2=2,s3=3,s4=4; reg [1:0] current_state, next_state;
C．TYPE FSM_ST IS (s0, s1,s2,s3,s4); SIGNAL current_state, next_state: FSM_ST;
D．typedef enum {s0, s1,s2,s3,s4} type_user; type_user current_state, next_state
参考答案和解析
parameter [2:0] s0=0, s1=1,s2=2,s3=3,s4=4; reg [2:0] current_state, next_state;
相关考题：
●硬件描述语言一般包括VHDL、Verilog、Superlog、SystemC等，在VHDL设计中，一个完整的设计单元应当包含5部分，下面不属于这5部分的是(32)。(32)A．实体B．结构体C．赋值D．配置
Verilog语言与C语言的区别，不正确的描述是（）A、Verilog语言可实现并行计算，C语言只是串行计算；B、Verilog语言可以描述电路结构，C语言仅仅描述算法；C、Verilog语言源于C语言，包括它的逻辑和延迟；D、Verilog语言可以编写测试向量进行仿真和测试。
判断题Moore状态机输出只是状态机当前状态的函数，Mealy状态机输出为有限状态机当前值和输入值的函数A对B错