一个能为VHDL综合器接受,并能作为一个独立的设计单元的完整的VHDL程序成为( )。 A.设计输入B.设计输出C.设计实体D.设计结构
一个能为VHDL综合器接受,并能作为一个独立的设计单元的完整的VHDL程序成为( )。
A.设计输入
B.设计输出
C.设计实体
D.设计结构
相关考题：
●硬件描述语言一般包括VHDL、Verilog、Superlog、SystemC等，在VHDL设计中，一个完整的设计单元应当包含5部分，下面不属于这5部分的是(32)。(32)A．实体B．结构体C．赋值D．配置
8、VHDL程序中，有部分合法运算符并不能被某些综合器综合。