下列描述中采用时钟clk正边沿触发且rst异步低电平复位的代码描述是A.always @ (posedge clk, negedge rst) if (rst)B.always @ (posedge clk, rst) if (!rst)C.always @ (posedge clk, negedge rst) if (!rst)D.always @ (negedge clk, posedge rst) if (rst)

下列描述中采用时钟clk正边沿触发且rst异步低电平复位的代码描述是

A.always @ (posedge clk, negedge rst) if (rst)

B.always @ (posedge clk, rst) if (!rst)

C.always @ (posedge clk, negedge rst) if (!rst)

D.always @ (negedge clk, posedge rst) if (rst)


参考答案和解析
always @ (posedge clk, negedge rst) if (!rst)

相关考题:

在VHDL语言中,下列对时钟边沿检测描述中,错误的是 A.if clk’event and clk = ‘1’ thenB.if falling_edge(clk) thenC.if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then

下列哪项不属于集成触发器按照触发方式的分类?( ) A.电平触发器B.脉冲触发器C.时钟触发器D.边沿触发器

施密特触发器属于()。 A、电平触发器B、边沿触发器C、时钟触发器D、脉冲触发器

维持阻塞D触发器是( )。A、主从触发器B、边沿触发器C、时钟触发器D、以上都不是

集成触发器常用的逻辑符号中要注意异步清零端(以及异步置位端)是低电平有效还是有效;时钟端是电平触发还是()(电平触发是低电平有效还是高电平;()是上升沿有效还是下降沿有效)。主从触发器输出端有符号标示!异步清零以及异步置位优先级()。

下列触发器中,没法约束条件的是() A.时钟R--S触发器B.基本R--S触发器C.主从J--K触发器D.边沿D触发器

边沿触发方式适合于以()形式输入的外部中断请求。A、高电平B、低电平C、正脉冲D、负脉冲

写异步D触发器的verilog module。(扬智电子笔试) module dff8(clk , reset, d, q); input clk; 写异步D触发器的verilog module。(扬智电子笔试)module dff8(clk , reset, d, q);input clk;input reset;input [7:0] d;output [7:0] q;reg [7:0] q;always @ (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule

画出图题5-9所示的正边沿触发JK触发器输出Q端的波形,输入端J、K与CLK的波形如图所示。(设Q初始状态为0)

试用上升沿D触发器构成异步3位二进制加法计数器,要求画出逻辑电路图,以及计数器输入时钟CLK与D触发器输出端Q2~Q0的波形图。

用D或JK触发器实现数字微分电路,要求在按钮A按下(低电平)时,输出脉宽小于等于状态机时钟CLK一个周期的低电平脉冲信号。

经常用到的时钟控制触发器有()等。A、边沿JK触发器B、维持阻塞边沿D触发器C、CMOS主从D触发器D、基本RS触发器

为避免一次翻转现象,应采用()触发器。A、高电平B、低电平C、主从D、边沿

触发器按时钟控制方式来分,有电位触发、边沿触发、主从触发等方式。

8259的中断请求信号可以是边沿触发和()。A、低电平触发B、高电平触发C、上升沿触发D、下降沿触发

异步计数器的特点是()A、异步计数器中的触发器没有一个共同的时钟脉冲B、异步计数器不需要时钟脉冲C、异步计数器的触发器共用一个时钟脉D、异步计数器只能做减法计数器

通常,8253-5是在时钟脉冲CLK的()时刻,采样门控信号GATE。A、上升沿B、下降沿C、高电平D、低电平

以下关于CLKG模块面板上按键功能的描述,哪些是正确的()A、EXCH:用于手动倒换CLKG模块的主备状态B、RST:用于CLKG模块复位C、MANSL:用于手动选择外部8K时钟基准D、MANEN:用于使能手动选择外部8K时钟基准

MCS51单片机RST上持续2个时钟周期的什么电平,系统复位:()A、高电平B、低电平C、上升D、下降

无论IF语句还是WAITON语句,在对时钟边沿说明时,必须注明是()触发还是()触发。

脉冲异步时序逻辑电路中的存储元件可以采用()A、时钟控制RS触发器B、D触发器C、基本RS触发器D、JK触发器

对边沿JK触发器,在CLK为高电平期间,当J=K=1时,状态会翻转一次。

下面对异步计数器中“异步”的说法错误的是()。A、输出信号与输入信号异步B、各触发器翻转异步C、输入信号与时钟脉冲异步D、预置数控制与时钟信号异步

单片机的外部中断触发方式为()A、电平触发,低电平有效B、电平触发,高电平有效C、边沿触发,负跳变有效D、A和C都可以

正边沿触发器在()时,输出端的逻辑状态会发生改变(即触发有效)。A、输入逻辑电平改变B、CP脉冲从低电平变成高电平C、CP脉冲从高电平变成低电平D、高电平

关于异步时序逻辑电路,下面表述不正确的是()。A、异步时序逻辑电路一般简称异步电路B、异步电路中触发器用的时钟不同C、异步电路中有的触发器不需要时钟D、异步电路没有同步电路应用广泛

单选题通常,8253-5是在时钟脉冲CLK的()时刻,采样门控信号GATE。A上升沿B下降沿C高电平D低电平

单选题8259的中断请求信号可以是边沿触发和()。A低电平触发B高电平触发C上升沿触发D下降沿触发