下列描述中采用时钟clk正边沿触发且rst异步低电平复位的代码描述是A．always @ (posedge clk, negedge rst) if (rst)B．always @ (posedge clk, rst) if (!rst)C．always @ (posedge clk, negedge rst) if (!rst)D．always @ (negedge clk, posedge rst) if (rst)
下列描述中采用时钟clk正边沿触发且rst异步低电平复位的代码描述是
A．always @ (posedge clk, negedge rst) if (rst)
B．always @ (posedge clk, rst) if (!rst)
C．always @ (posedge clk, negedge rst) if (!rst)
D．always @ (negedge clk, posedge rst) if (rst)
参考答案和解析
always @ (posedge clk, negedge rst) if (!rst)
相关考题：
在VHDL语言中,下列对时钟边沿检测描述中,错误的是 A.if clk’event and clk = ‘1’ thenB.if falling_edge(clk) thenC.if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then
集成触发器常用的逻辑符号中要注意异步清零端(以及异步置位端)是低电平有效还是有效;时钟端是电平触发还是()(电平触发是低电平有效还是高电平;()是上升沿有效还是下降沿有效)。主从触发器输出端有符号标示!异步清零以及异步置位优先级()。
写异步D触发器的verilog module。(扬智电子笔试) module dff8(clk , reset, d, q); input clk; 写异步D触发器的verilog module。（扬智电子笔试）module dff8(clk , reset, d, q);ｉｎｐｕｔ clk;ｉｎｐｕｔ reset;ｉｎｐｕｔ [7:0] d;output [7:0] q;reg [7:0] q;always @ (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule
以下关于CLKG模块面板上按键功能的描述，哪些是正确的（）A、EXCH：用于手动倒换CLKG模块的主备状态B、RST：用于CLKG模块复位C、MANSL：用于手动选择外部8K时钟基准D、MANEN：用于使能手动选择外部8K时钟基准
单选题8259的中断请求信号可以是边沿触发和（）。A低电平触发B高电平触发C上升沿触发D下降沿触发