在Cache存储器实验中，Cache和主存之间有（）等映象方式。A．全相联B．直接相联C．2路组相联D．4路组相联
在Cache存储器实验中，Cache和主存之间有（）等映象方式。
A．全相联
B．直接相联
C．2路组相联
D．4路组相联
参考答案和解析
在cache容量相等条件下，组相联方式的命中率比直接映射方式有更高的命中率
相关考题：
●下面是关于CPU与主存储器之间的Cache的叙述，其中正确的是 (43) 。(43) A．Cache存放的只是主存储器中某一部分内容的映象B．Cache能由用户直接访问C．位于主板上的L2 Cache要比与CPU封装在一起的L2 Cache速度快D．位于主板上的L2 Cache要比与CPU做在一基片上的L2 Cache速度快
● 以下关于CPU 与主存之间增加高速缓存（Cache）的叙述中，错误的是 （4） 。（4）A. Cache扩充了主存储器的容量B. Cache可以降低由于CPU 与主存之间的速度差异造成的系统性能影响C. Cache的有效性是利用了对主存储器访问的局部性特征D. Cache中通常保存着主存储器中部分内容的一份副本
以下关于CPU与主存之间增加调整缓存(Cache)的叙述,不正确的是()。 A.Cache扩充了主存储器的容量B.Cache可以降低由于CPU与主存之间的速度差异造成的系统性能影响C.Cache的有效性是利用了对主存储器访问的局部特征D.Cache中通常保存着主存储器中部分内容的一份副本
● 以下关于CPU与主存之间增加高速缓存（Cache）的叙述，不正确的是 （7） 。（7）A. Cache扩充了主存储器的容量B. Cache可以降低由于CPU 与主存之间的速度差异造成的系统性能影响C. Cache的有效性是利用了对主存储器访问的局部性特征D. Cache中通常保存着主存储器中部分内容的一份副本
在存储器层次结构中,存储器从速度最快到最慢的排列顺序是() A、寄存器-主存-Cache-辅存B、寄存器-主存-辅存-CacheC、寄存器-Cache-辅存-主存D、寄存器-Cache-主存-辅存
以下关于Cache(高速缓冲存储器)的描述，(9)是错误的。A．在体系结构上，Cache存储器位于主存与CPU之间B．Cache存储器存储的内容是主存部分内容的拷贝C．使用Cache存储器并不能扩大主存的容量D．Cache的命中率只与其容量相关
()把主存储器和Cache按同样大小划分成块,再将主存储器和Cache按同样大小划分成组,每一组由相同的块数组成,然后将主存储器按Cache大小分成区,主存储器每个区的组数与Cache的组数相同。 A.全相联映象B.直接映象C.组相联映象D.以上都不是
下面是关于CPU与主存储器之间的Cache的叙述，其中正确的是______。A．位于主板上的L2Cache要比与CPU做在一基片上的L2Cache速度快B．位于主板上的L2Cache要比与CPU封装在一起的L2Cache速度快C．Cache能由用户直接访问D．Cache中存放的只是主存储器中某一部分内容的映象
下面关于Cache的叙述，“(6)”是错误的。A．在体系结构上，Cache存储器位于主存与CPU之间B．Cache存储器存储的内容是动态更新的C．使用Cache存储器并不能扩大主存的容量D．Cache的命中率只与其容量相关
关于Cache(高速缓冲存储器)的说法中，错误的是(9)。A．在体系结构上，Cache存储器位于主存与CPU之间B．Cache存储器存储的内容是主存部分内容的拷贝C．使用Cache存储器并不能扩大主存的容量D．Cache的命中率只与其容量相关
●以下对Cache和主存叙述中，不正确的是(30)。(30)A.Cache大小一般小于主存B．Cache的存取速度小于主存C．Cache的一个重要指标是命中率D．Cache和主存之间地址映射方式包括全相连、直接相连和组相连
一个设有cache的存储系统中，若主存容量为512KB，cache容量为2KB，每次交换的数据块长度为16B。主存数据调入cache时，为了区分是主存哪个部分哪个字块调入cache中哪个字块位置。因此在cache存储器中还需存放调入主存字块的特征，即cache字块标志(主存高位地址)。cache地址映像若采用直接映像方式，本题中cache字块标志是(1)位，若采用全相联地址映像方式，则cache字块标志是(2)位。A．7B．8C．12D．19
下面是关于CPU与主存储器之间的cache的叙述，其中正确的是( )。A．cache中存放的只是主存储器中部分内容的映像B．cache的工作方式可以根据需要由软件进行设置C．cache与主存储器是两个各自独立的存储部件，可以选择使用其中的一个D．cache通常是由DRAM制作的
在多级存储系统中，Cache处在CPU和主存之间，解决(55)问题。若Cache和主存的存取时间分别为T1和T2，Cache的命中率为H，则该计算机实际存取时间为(56)。当CPU向存储器执行读操作时，首先访问Cache，若命中，则从Cache中取出指令或数据，否则从主存中取出，送(57)：当CPU向存储器执行写操作时，为了使Cache的内容和主存的内容保持一致，若采用(58)法，则同时写入Cache和主存。由于Cache容量比主存容量小，因此当Cache满时，执行把主存信息向Cache写入，就要淘汰Cache中已有的信息，为了提高Cache的命中率，采用一种(59)替换算法。A．主存容量扩充B．主存和CPU速度匹配C．多个请求源访问主存D．BIOS存放
下面是关于CPU与主存储器之间的Cache的叙述，其中正确的是( )。A．Cache中存放的主存储器中某一部分内容的映象B．Cache能由用户直接访问C．位于主板上的12 Cache要比与CPU封装在一起的L1 Cache速度快D．Cache存储器的功能不全由硬件实现
Pentium机中的寄存器、Cache、主存储器及辅存储器，其存取速度从高到低的顺序是（）A、主存储器，Cache，寄存器，辅存B、快存，主存储器，寄存器，辅存C、寄存器，Cache，主存储器，辅存D、寄存器，主存储器，Cache，辅存
下面是主存储器和CAChe的比较，正确的有（）A、微机主存储器多数采用半导体动态存储器（DRAM），CAChe采用半导体静态存储器（SRAM）。这两种存储器中的信息均不能长期保留B、CPU访问主存储器的速度快于访问CAChe的速度C、在配有CAChe的计算机中，CPU每次访问存储器都首先访问CAChe，若欲访问的数据在CAChe中，则访问结束，否则，再访问主存储器，并把有关数据取人CACheD、CAChe容量一般都小于主存储器
以下关于CPU与主存之间增加高速缓存（Cache）的叙述中，错误的是（）。A、Cache扩充了主存储器的容量B、Cache可以降低由于CPU与主存之间的速度差异造成的系统性能影响C、Cache的有效性是利用了对主存储器访问的局部性特征D、Cache中通常保存着主存储器中部分内容的一份副本
多选题下面是主存储器和CAChe的比较，正确的有（）A微机主存储器多数采用半导体动态存储器（DRAM），CAChe采用半导体静态存储器（SRAM）。这两种存储器中的信息均不能长期保留BCPU访问主存储器的速度快于访问CAChe的速度C在配有CAChe的计算机中，CPU每次访问存储器都首先访问CAChe，若欲访问的数据在CAChe中，则访问结束，否则，再访问主存储器，并把有关数据取人CACheDCAChe容量一般都小于主存储器
单选题Pentium机中的寄存器、Cache、主存储器及辅存储器，其存取速度从高到低的顺序是（）A主存储器，Cache，寄存器，辅存B快存，主存储器，寄存器，辅存C寄存器，Cache，主存储器，辅存D寄存器，主存储器，Cache，辅存