对于时钟上升沿触发的D触发器，如果输入端D在时钟上升沿到来的时刻发生变化，则触发器的输出状态无法预测。
对于时钟上升沿触发的D触发器，如果输入端D在时钟上升沿到来的时刻发生变化，则触发器的输出状态无法预测。
参考答案和解析
CP上升沿时，如D=1、则Q（n+1）=1；;CP非上沿时，Q（n+1）=0；
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集成触发器常用的逻辑符号中要注意异步清零端(以及异步置位端)是低电平有效还是有效;时钟端是电平触发还是()(电平触发是低电平有效还是高电平;()是上升沿有效还是下降沿有效)。主从触发器输出端有符号标示!异步清零以及异步置位优先级()。
下列说法正确的是（）。A、一个触发器可以有一个输出端，也可以有两个输出端B、触发器两个输出端的电平可以相同，也可以相反C、时钟信号决定了触发器的翻转时刻，控制输入信号决定了触发器翻转后的状态D、时钟脉冲信号的触发都是上升沿触发
基本RS触发器与时钟同步的RS触发器的主要区别在于（）A、当RS为不同取值组合时，它们触发的结果不同；B、基本RS触发器有不定状态，而时钟同步RS触发器没有不定状态；C、基本RS触发器的触发不需时钟的配合，而时钟同步RS触发器需要时钟的配合。
单选题下列说法正确的是（）。A一个触发器可以有一个输出端，也可以有两个输出端B触发器两个输出端的电平可以相同，也可以相反C时钟信号决定了触发器的翻转时刻，控制输入信号决定了触发器翻转后的状态D时钟脉冲信号的触发都是上升沿触发
单选题主从JK触发器Q的状态是在时钟脉冲CP（）发生变化。A上升沿B下降沿C高电平D低电平