Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块
Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块
参考答案和解析
正确
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●硬件描述语言一般包括VHDL、Verilog、Superlog、SystemC等，在VHDL设计中，一个完整的设计单元应当包含5部分，下面不属于这5部分的是(32)。(32)A．实体B．结构体C．赋值D．配置
关于模块，下列叙述中错误的是( )。A．模块是Access系统中的一个重要对象B．模块以VBA语言为基础，以函数和子过程为存储单元C．模块包括全局模块和局部模块D．模块能够完成宏所不能完成的复杂操作
以下关于ASP使用的Script语言的叙述中，正确的是______。A．ASP中的Script脚本语言可以是任何与COM标准兼容的脚本语言引擎B．ASP仅仅支持VBScript和JavaScript两种Script语言C．ASP中的Script脚本语言可以是任何与ActiveX Script标准兼容的脚本语言引擎D．ASP中的Script脚本语言可以是任何结构化程序设计语言
Verilog语言与C语言的区别，不正确的描述是（）A、Verilog语言可实现并行计算，C语言只是串行计算；B、Verilog语言可以描述电路结构，C语言仅仅描述算法；C、Verilog语言源于C语言，包括它的逻辑和延迟；D、Verilog语言可以编写测试向量进行仿真和测试。
单选题以下哪种语言可用于描述模块算法设计和处理细节（）AUML语言B过程设计语言CFORTRAN语言DPascal语言