已知电路及输入信号波形如图4－13所示.试画出主从JK触发器的Q'.Q端的波形,触发器初始状态为0.
试分别画出图4-30(a)电路输出端Y、Z和图4-30(b)电路输出端Q2的波形.输入信号A和CP的电压波形如图4-30(c)所示,各触发器的初始状态为0.
图4-27(a),(b)分别示出了触发器和逻辑门构成的脉冲分频器电路,CP脉冲如图4-27(c)所示,各触发器的初始状态皆为0.(1)试画出图4-27(a)的Q1、Q2和F的波形.(2)试画出图4-27(b)的Q1、Q2和Y的波形.
在图4-33(a)所示各电路图中,CP.A.B的波形如图4-33(b)所示.(1)写出触发器次态Qn+1的函数表达式.(2)画出Q1、Q2.Q3、Q4的波形图.假设各触发器初始状态均为0.
电路如图4-23(a)所示,试对应图4-23(b)中的A.B及CP波形画出Q1和Q2的波形(设起始状态Q1=0.Q2=0).
试画出图4-15中各触发器Q端波形.设初始状态均为0.
画出图题5-9所示的正边沿触发JK触发器输出Q端的波形，输入端J、K与CLK的波形如图所示。(设Q初始状态为0)
试画出图题5-14所示各触发器输出Q端的波形，CLK、 A和B的波形如图所示。(设Q初始状态为0)
试画出图题5-15所示各触发器输出Q端的波形，CLK 的波形如图所示。(设Q初始状态为0)
画出图题5-4所示的电平触发D触发器输出Q端的波形，输入端D与CLK的波形如图所示。(设0初始状太为0)
试画出图题5-20所示电路中触发器输出Q1、Q2端的波形，CLK的波形如图所示。(设Q初始状态为0)
画出图题5-11所示的脉冲JK触发器输出Q端的波形，输入端J K与CLK的波形如图所示。(设Q初始状态为0)
画出图题5-2所示的SR锁存器输出端Q、Q—端的波形，输入端S与R的波形如图所示。(设Q初始状态为0)
画出图题5-10所示的JK触发器输出端Q端的波形，CLK的波形如图所示。(设Q初始状态为0)
试画出图题5-19所示电路中触发器输出Q1、Q2端的波形，输入端CLK的波形如图所示。(设Q初始状态为0)
画出图题5-1所示的SR锁存器输出端Q、端的波形，输入端与的波形如图所示。(设Q初始状态为0)
画出图题5-6所示的边沿D触发器输出Q端的波形，CLK的波形如图所示。(设Q初始状态为0)
试画出图题5-16所示触发器输出Q端的波形，CLK 的波形如图所示。(设Q初始状态为0)
试画出图题5-12所示电路输出端Q1、Qo端的波形，CLK 的波形如图所示。(设Q初始状态为0)
试画出图题5-7所示电路输出端Q1. Qo端的波形，CLK的波形如图所示。(设Q初始状态为0)
画出图题5-8所示的JK触发器输出Q端的波形，输入端JK与CLK的波形如图示。(设Q初始状态为0)
画出图题5-5所示的边沿触发D触发器输出端Q端的波形，输入端D与CLK的波形如图所示。(设Q初始状态为0)
图题6-15所示的是5位右移寄存器与输入信号DATA、时钟CLK的波形图，若寄存器初始状态为00000，试画出寄存器输出Q4~Q0的波形图。
试用上升沿D触发器构成异步3位二进制加法计数器,要求画出逻辑电路图,以及计数器输入时钟CLK与D触发器输出端Q2~Q0的波形图。
试画出图题6-30所示电路的状态图，并画出时钟CLK作用下的Y端波形。
D触发器组成的电路如图a)所示。设Q1、Q2的初始态是0、0，已知CP脉冲波型，Q2的波形是图b)中哪个图形？
逻辑电路图及相应的输入CP、A、B的波形分别如图所示，初始状态Q1＝Q2＝0，当RD＝1时，D、Q1、Q2端输出的波形分别是（ ）。
