常用的硬件描述语言有() A.VHDL、Verilog、c语言B.ABEL、c++C.VHDL、Verilog、ABELD.汇编语言、ABEL、VHDL
把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。()
用反馈复位法来改变由8位十进制加法计数器的模值,可以实现______模值范围的计数器. A. 1～10B. 1～16C. 1～99D. 1～100
在计算机中，（ ）。A. 程序用二进制代码表示，数据用十进制代码表示B. 程序和数据都用十进制代码表示C. 程序用十进制代码表示，数据用二进制代码表示D. 程序和数据都用二进制代码表示
要实现模为100的计数器(有效计数循环圈的状态数为100),则需要10片74160(十进制计数器)来实现。() 此题为判断题(对，错)。
目前常用的硬件描述语言为:Verilog HDL和 VHDL。() 此题为判断题(对，错)。
混合仿真器就是能同时支持Verilog和VHDL的仿真器。() 此题为判断题(对，错)。
画出DFF的结构图,用verilog实现之。（威盛）
数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）
用D触发器实现2倍分频的Verilog描述？ （汉王笔试）
用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）
用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐笔试）
用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）
用perl或TCL/Tk实现一段字符串识别和比较的程序。（未知）
2）用verilog编程，语法要符合fpga设计的要求。（未知）
图所示逻辑电路，设触发器的初始状态均为0，当时，该电路实现的逻辑功能是（ ）。A．同步十进制加法计数器B．同步八进制加法计数器C．同步六进制加法计数器D．同步三进制加法计数器
图示是一个集成74LS161集成计数器电路图，则该电路实现的逻辑功能是（ ）。 A． 十进制加计数器 B． 四进制加计数器 C． 八进制加计数器 D． 十六进制加计数器
图示的74LS161集成计数器构成的计数器电路和74LS290集成计数器构成的计数器电路是实现的逻辑功能依次是（ ）。 A． 九进制加法计数器，七进制加法计数器 B． 六进制加法计数器，十进制加法计数器 C． 九进制加法计数器，六进制加法计数器 D． 八进制加法计数器，七进制加法计数器
在利用FPGA/CPLD进行逻辑电路设计时，综合后的结果是（ ）。A.Verilog或VHDL等源文件B.电路级的网表文件C.仿真结果D.可烧写的编程文件
下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（）A、开关级B、门电路级C、体系结构级D、寄存器传输级
标准ASCII码是用7位（）代码来表示的。A、八进制代码B、十进制代码C、二进制代码D、十六进制代码
硬件描述语言的两种主要标准是（）A、VHDL和Verilog HDLB、VHDL和AHDLC、AHDL和Verilog HDLD、Verilog HDL和MHDL
下面关于N进值计数器说法正确的是（）A、N进制计数器是逢N向前进位，计数位归零B、N进制计数器是逢N向前进位，计数位不归零C、实现8进制计数器最少需8位二进制位D、实现8进制计数器最少需3位二进制位E、实现16进制计数器只需1片40192即可
单选题标准ASCII码是用7位（）代码来表示的。A八进制代码B十进制代码C二进制代码D十六进制代码
单选题用反馈复位法来改变由8位十进制加法计数器的模值，可以实现（）模值范围的计数器。Al～10B1～16C1～99D1～100