IC总线时钟线在高电平期间，数据线从高电平变到低电平这一状态称为（）。
IC总线时钟线在高电平期间，数据线从高电平变到低电平这一状态称为（）。
相关考题：
80386有4个总线周期定义信号，分别为W/R、D/C、M/IO和LOCK;其中前3个是主要的总线周期定义信号在存储器数据读取周期，各总线周期定义信号为( )。A．W/R=L低电平，D/C=H高电平，M/IO=H高电平B．W/R=L低电平，D/C=H高电平，M/IO=L低电平C．W/R=H高电平，D/C=L低电平，M/IO=H高电平D．W/R=L低电平，D/C=L低电平，M/IO=H高电平
8086微处理器在最小模式下执行输出操作时，下列哪一个选项所描述的状态是正确的?______A．RD低电平，WR高电平，M／IO高电平B．RD高电平，WR低电平，M／IO高电平C．RD低电平，WR高电平，M／IO低电平D．RD高电平，WR低电平，M／IO低电平
8086微处理器在最小模式下执行输出操作叫，下列( )所描述的状态是正确的。A．RD低电平，WR高电平，M/IO高电平B．RD高电平，WR低电平，M/lO高电平C．RD低电子，WR高电平，M/IO低电平D．RD高电平，WR低电平，M/IO低电平
8086微处理器在最小模式下执行输出操作时，下列( )所描述的状态是正确的。A．RD低电平，WR高电平，M/IO高电平B．RD高屯子，WR低电平，M/IO高电平C．RD低电子，WR高电平，M/IO低电平D．RD高电平，WR低电平，M/IO低电平
80386有4个总线周期定义信号分别为W/R、D/C、M/IO和LOCK，其中前3个是主要的总线周期定义信号，在I/O写周期，各总线周期定义信号为( )。A．W/R=H低电子，D/C=H高电平，M/IO=H高电平B．W/R=L低电平，D/C=H高电平，M/IO=L低电子C．W/R=H高电平，D/C=H低电平，M/IO=L高电平D．W/R=H低电平，D/C=L低电平，M/IO=H高电平
BHE信号和A0合起来表示当前在总线上出现的从偶地址单元或端口读一个字节的正确序列为：（）。A.BHE为低电平，A0为低电平B.BHE为低电平，A0为高电平C.BHE为高电平，A0为低电平D.BHE为高电平，A0为高电平
在监视回答编码脉冲间隔时，在同步间隔存在期间，使用可预置的减计数器监视时钟计数，当同步间隔脉冲结束时，10微秒和1微秒的减计数器的借位（CT）输出分别为（）时，说明间隔在公差范围之内。A、0（低电平）和0（低电平）B、0（低电平）和1（高电平）C、1（高电平）和0（低电平）D、1（高电平）和1（高电平）
“错误！未找到引用源”信号和AO合起来表示当前在总线上出现的从偶地址单元或端口读一个字节的正确序列为（）。A、“错误！未找到引用源”为低电平，AO为低电平B、“错误！未找到引用源”为低电平，AO为高电平C、“错误！未找到引用源”为高电平，AO为低电平D、“错误！未找到引用源”为高电平，AO为高电平
I2C总线传输数据时，SDA线上高电平或低电平允许变化时，SCL时钟线信号是（）A、SCL时钟线信号为高电平期间B、SCL时钟线信号为低电平期间C、SCL时钟线信号电平无要求D、SCL时钟线信号高低电平与SDA线上高地电平同步
占空比就是输出的PWM中，（）之比。A、低电平保持的时间与该PWM的时钟周期的时间B、高电平保持的时间与该PWM的时钟周期的时间C、高电平保持的时间与低电平保持的时间D、低电平保持的时间与高电平保持的时间
51单片机执行MOVX写指令时，相关的信号状态是（）。A、PSEN无效为低电平，WR有效为低电平B、PSEN无效为高电平，WR有效为低电平C、PSEN有效为低电平，WR无效为高电平D、PSEN有效为高电平，WR无效为高电平
下列关于开关门信号理解描述正确的是（）。A、按下开门按钮，检测到“开门列车线”信号从低电平跳变到高电平，且保持高电平状态100ms以上，认为“开门列车线”信号有效B、如果在开门过程（中），在满足开门的条件下，“开门列车线”信号从高电平跳变为低电平，门将停止动作C、按下检关门按钮，测到“关门列车线”信号从低电平跳变到高电平，且保持高电平状态200ms以上，认为“关门列车线”信号有效D、如果在关门过程（中），在满足“允许关门列车线关门”条件下，“关门列车线”信号从高电平跳变为低电平，门仍然会关闭到关到位位置
单选题供电电压相同时，CMOS电路与TTL电路输出的高电平与低电平的情况为（）ACMOS的输出高电平比TTL的输出高电平高，低电平比TTL输出的低电平低BCMOS的输出高电平比TTL的输出高电平高，低电平比TTL输出的低电平高CCMOS的输出高电平比TTL的输出高电平低，低电平比TTL输出的低电平低DCMOS的输出高电平比TTL的输出高电平低，低电平比TTL输出的低电平高
单选题当总线请求部件收到（）信号后，就获得了总线控制权；在其控制总线时期，HOLD和HLDA都保持（）。当总线部件用完总线后，HOLD变为低电平，于是CPU又重新控制总线，并使HALD变为（）。AHALD；高电平；低电平BHOLD；低电平；高电平CINTR；高阻态；不变DINTA；高阻态；不变
单选题主从JK触发器Q的状态是在时钟脉冲CP（）发生变化。A上升沿B下降沿C高电平D低电平