计算机系统结构 题目列表
单选题下列有关RAM和ROM的叙述中，正确的是（ ）。Ⅰ．RAM是易失性存储器，ROM是非易失性存储器Ⅱ．RAM和ROM都采用随机存取方式进行信息访问Ⅲ．RAM和ROM都可用作CacheⅣ．RAM和ROM都需要进行刷新AⅠ、ⅡBⅡ、ⅢCⅠ、Ⅱ、ⅣDⅡ、Ⅲ、Ⅳ
单选题下列关于RISC的叙述中，错误的是（ ）。ARISC普遍采用微程序控制器BRISC大多数指令在一个时钟周期内完成CRISC的内部通用寄存器数量相对CISC多DRISC的指令数、寻址方式和指令格式种类相对CISC少
单选题某同步总线采用数据线和地址线复用方式。其中地址数据线有8根，总线时钟频率为66MHZ，每个时钟同期传送两次数据（上升沿和下降沿各传送一次数据），该总线的最大数据传输率（总线带宽）是：（ ）。A132MB/SB264MB/SC528MB/SD1056MB/S
单选题某设备以中断方式与CPU进行数据交换，CPU主频为1GHz，设备接口中的数据缓冲寄存器为32位，设备的数据传输率为50KB/s。若每次中断开销（包括中断响应和中断处理）为1000个时钟周期，则CPU用于该设备输入/输出的时间占整个CPU时间的百分比最多是（ ）。A1.25%B2.5%C5%D12.5%
问答题今有4级流水线，分别完成取指、指令译码并取数、运算、送结果四步操作，假设完成各步操作的时间依次为100ns，100ns，80ns，50ns，请问： （1）流水线的操作周期应设计为多少？ （2）若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第2条指令要推迟多少时间进行？ （3）如果在硬件设计上加以改进，至少需要推迟多少时间？
单选题下列关于冯·诺依曼结构计算机基本思想的叙述中，错误的是（ ）。A程序的功能都通过中央处理器执行指令实现B指令和数据都用二进制表示，形式上无差别C指令按地址访问，数据都在指令中直接给出D程序执行前，指令和数据需预先存放在存储器中
单选题某同步总线的时钟频率为100MHz，宽度为32位，地址/数据线复用，每传输一个地址或数据占用一个时钟周期。若该总线支持突发（猝发）传输方式，则一次“主存写”总线事务传输128位数据所需要的时间至少是（ ）。A20nsB40nsC50nsD80ns
单选题假设某计算机按字编址，Cache有4个行，Cache和主存之间交换的块大小为1个字。若Cache的内容初始为空，采用2路组相联映射方式和LRU替换算法，当访问的主存地址依次为0，4，8，2，0，6，8，6，4，8时，命中Cache的次数是（ ）。A1B2C3D4