要实现同步置位（高电平有效)、上升沿触发的D触发器设计： module dff_s （data,set,clk,q); input data,set,clk; output reg q; always （1) begin if（2 ) q＜=1'b1; else （3); end endmodule （2）应该填写（）。A．(rst_n==1'b0)B．(set)C．(set==1'b0)D．（!set）
要实现同步置位（高电平有效)、上升沿触发的D触发器设计： module dff_s （data,set,clk,q); input data,set,clk; output reg q; always （1) begin if（2 ) q＜=1'b1; else （3); end endmodule （2）应该填写（）。
A．(rst_n==1'b0)
B．(set)
C．(set==1'b0)
D．（!set）
参考答案和解析
正确
相关考题：
写异步D触发器的verilog module。(扬智电子笔试) module dff8(clk , reset, d, q); input clk; 写异步D触发器的verilog module。（扬智电子笔试）module dff8(clk , reset, d, q);ｉｎｐｕｔ clk;ｉｎｐｕｔ reset;ｉｎｐｕｔ [7:0] d;output [7:0] q;reg [7:0] q;always @ (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule
如果希望循环队列中的向量单元都能得到利用，则可设置一个标志域tag，每当尾指针和头指针值相同时，以tag的值为O或1来区分队列状态是“空”还是“满”．请对下列函数填空，使其分别实现与此结构相应的入队列和出队列的算法．intEnQueue(CirQueue*Q,DataType x){if Q-tag==1 return 0；Q-data[Q-rear]=x；Q-rear=(Q-rear+1)%MAXQSIZEif(Q-rear==Q-front)Q-tag=1return1：}intDeQueue(CirQueue*Q,DataType*x){if(（1）)return0；*x=Q-data[Q-front];Q-front= (2) ；(3) ；return1；}(1)(2)(3)
用3个D触发器组成的电路如图7-66所示，设Q2Q1Q0的初始状态为000,触发器F0的输入端接+5V表明D0=1,那么，在第1个CP脉冲和第2个脉冲的上升沿过后Q2Q1Q0分别是（）。A.010和O11 B.010和001C.001和O11 D.000和111
用3个D触发器组成的电路如图7-68所示，设Q2Q1Q0的初始状态为000，触发器F0的输入端接+5V表明D0=1，那么，在第1个CP脉冲和第2个脉冲的上升沿过后Q2Q1Q0分别是（）。A、010和011B、010和001C、001和011D、000和111
用3个D触发器组成的电路如图7-69所示，触发器F0的输入端接+5V表明D0=1，那么，在第1个CP脉冲和第2个脉冲的上升沿过后Q2Q1Q0分别是（）。A、101和011B、011和111C、001和011D、000和111
单选题用3个D触发器组成的电路如图7-69所示，触发器F0的输入端接+5V表明D0=1，那么，在第1个CP脉冲和第2个脉冲的上升沿过后Q2Q1Q0分别是（）。A101和011B011和111C001和011D000和111
单选题主从JK触发器Q的状态是在时钟脉冲CP（）发生变化。A上升沿B下降沿C高电平D低电平