38、已知某verilog仿真测试文件时钟信号描述如下： parameter PERIOD = 10; always begin CLK = 1'b0; #（PERIOD/2) CLK = 1'b1; #（PERIOD/2); end 且该verilog文件顶部有如下代码：`timescale 1us / 1ns，则模拟仿真时钟周期是A．10usB．10nsC．10psD．1nsE．1psF．1us
38、已知某verilog仿真测试文件时钟信号描述如下： parameter PERIOD = 10; always begin CLK = 1'b0; #（PERIOD/2) CLK = 1'b1; #（PERIOD/2); end 且该verilog文件顶部有如下代码：`timescale 1us / 1ns，则模拟仿真时钟周期是
A．10us
B．10ns
C．10ps
D．1ns
E．1ps
F．1us
参考答案和解析
10us
相关考题：
在VHDL语言中,下列对时钟边沿检测描述中,错误的是 A.if clk’event and clk = ‘1’ thenB.if falling_edge(clk) thenC.if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then
关于每个载波所测的接收信号电平(RXLEV)的报告周期描述正确的是() A.在分组空闲模式下，NC_REPORTING_PERIOD_I大于DRX周期，测量报告报告的周期是NC_REPORTING_PERIOD_I除DRX周期后，取最小整数倍的DRX周期时间B.在分组空闲模式，如果NC_REPORTING_PERIOD_I小于DRX周期，报告周期就是DRX周期C.在分组传输模式，测量报告报告周期就是NC_REPORTING_PERIOD_I。D.以上描述都正确
写异步D触发器的verilog module。(扬智电子笔试) module dff8(clk , reset, d, q); input clk; 写异步D触发器的verilog module。（扬智电子笔试）module dff8(clk , reset, d, q);ｉｎｐｕｔ clk;ｉｎｐｕｔ reset;ｉｎｐｕｔ [7:0] d;output [7:0] q;reg [7:0] q;always @ (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule
Verilog语言与C语言的区别，不正确的描述是（）A、Verilog语言可实现并行计算，C语言只是串行计算；B、Verilog语言可以描述电路结构，C语言仅仅描述算法；C、Verilog语言源于C语言，包括它的逻辑和延迟；D、Verilog语言可以编写测试向量进行仿真和测试。
UMG8900的时钟锁相状态包括（）。A、自由：表示目前UMG8900不同步于外同步基准，也不使用频率记忆技术以维持频率的准确性，CLK板输出本板晶体自由振荡的时钟B、快捕：表示CLK板正在快速锁相参考源时钟，一般在系统刚接入参考源时处于该状态，为一个瞬间态，UMG8900刚上电后处于这种状态C、跟踪：表示CLK板此时已锁相基准参考源，其输出为根据参考源校准的时钟D、保持：当CLK板处于跟踪状态后，参考源丢失，此时CLK板锁相状态会从跟踪转入保持，表明此时CLK板以跟踪状态时保存的锁相参数输出时钟
关于每个载波所测的接收信号电平（RXLEV）的报告周期描述正确的是（）A、在分组空闲模式下，NC_REPORTING_PERIOD_I大于DRX周期，测量报告报告的周期是NC_REPORTING_PERIOD_I除DRX周期后，取最小整数倍的DRX周期时间B、在分组空闲模式，如果NC_REPORTING_PERIOD_I小于DRX周期，报告周期就是DRX周期C、在分组传输模式，测量报告报告周期就是NC_REPORTING_PERIOD_I。D、以上描述都正确
单选题（）参数可阻止ping-pong CS adaptation。ATBF_CS_PERIOD1BTBF_CS_DL_2_1CTBF_CS_PERIOD2DCS_LEV