大型数字逻辑电路设计采用的IP核有软IP、（）和硬IP。

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根据调用子模块的不同抽象级别，模块的结构描述可以分为（）A、模块级B、门级C、开关级D、寄存器级
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在verilog中，下列语句哪个不是分支语句？（）A、if-elseB、caseC、casezD、repeat
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阻塞性赋值符号为（），非阻塞性赋值符号为（）。
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可编程器件分为（）和CPLD。
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在高速系统设计中，下列哪种优化方案的目的不是为了提高系统的工作频率（）A、流水线B、树型结构C、迟置信号后移D、资源共享
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可编程逻辑器件的优化过程主要是对（）和资源的处理过程。
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下列描述代码可综合的是（）A、fork…joinB、assign/deassignC、if…else和caseD、repeat和forever
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Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（）A、supplyB、strongC、pullD、weak
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在verilog语言中整型数据与（）位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64
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下列哪些Verilog的基本门级元件是多输出（）A、nandB、norC、andD、not
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