Riches do not always bring_______. A.decayB.contentmentC.complaintD.destruction
Riches do not always bring_______.
A.decay
B.contentment
C.complaint
D.destruction
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2、选出正确的触发器描述A．module D_FF (input D,Clock, output reg Q); always@(Clock,D) Q ＜= D; endmoduleB．module D_FF (input D,Clock, output reg Q); always@(posedge Clock) Q ＜= D; endmoduleC．module D_FF (input D,Clock, output reg Q); always@(negedge Clock) Q ＜= D; endmoduleD．module D_FF (input D,Clock, output reg Q); always_ff@(posedge Clock) Q ＜= D; endmoduleE．module D_FF (input D,Clock, output reg Q); always_ff Q
关于always过程块的说法正确的是（）。A．always语句主要用于对硬件电路的行为功能进行描述，不能用在仿真测试模块中。B．只要敏感事件表中的事件发生变化就会执行always语句块。C．在always块中，当过程赋值语句有两条语句时可以不用begin end界定。D．在always块中的过程赋值语句中，赋值符号左边的变量必须被定义成寄存器类型。
10、在过程赋值语句always语句块里赋值，称为过程赋值，always@ 后面的括号里是敏感列表，如下用持续赋值语句描述了一个异或门电路，与它等价的过程赋值语句是（） input wire a,b; output wire c; assign c = a^b;A．input wire a,b; output reg c; always@(a,b) assign c = a^b;B．input wire a,b; output wire c; always@(a and b) assign c = a^b;C．input wire a,b; output reg c; always@ * assign c = a^b;D．input wire a,b; output logic c; always_comb assign c = a^b;
1、选出正确的锁存器描述A．module Latch (input D,E, output reg Q); always_latch if(E) Q=D; endmoduleB．module Latch (input D,E, output reg Q); always@(E or D) if(E==1) Q=D; else Q=Q; endmoduleC．module Latch (input D,E, output reg Q); always@(E or D) if(E==1) Q=D; endmoduleD．module Latch (input D,E, output reg Q); always@(E or D) if(E==1) Q=D; else Q=0; endmodule
3、下列哪一个表述是正确：A．always@(posedge CLK or RST)B．always@(posedge CLK or negedge RST or A)C．always@(posedge CLK or D or Q)D．always@(posedge CLK or negedge RST)
下列描述中采用时钟clk正边沿触发且rst异步低电平复位的代码描述是A．always @ (posedge clk, negedge rst) if (rst)B．always @ (posedge clk, rst) if (!rst)C．always @ (posedge clk, negedge rst) if (!rst)D．always @ (negedge clk, posedge rst) if (rst)
ADC 0809采样结束后需要通过LOCK向锁存器LATCH发出锁存信号，以便将输出口的D[7：0]8位数据锁存起来，下列程序当中能够实现数据锁存功能的是（）A．always@（posedge LOCK） if (LOCK) REGL＜=D;B．always@（posedge LOCK） if (!LOCK) REGL＜=D;C．always@（posedge RST） if (!LOCK) REGL＜=D;D．always@（posedge RST or posedge LOCK ） if (!LOCK) REGL＜=D;