当控制线READY=0时,应在()之间插入等待周期Tw。 A.T1和T2之间B.T2和T3之间C.T3和T4之间D.任何时候
当控制线READY=0时,应在()之间插入等待周期Tw。
A.T1和T2之间
B.T2和T3之间
C.T3和T4之间
D.任何时候
相关考题:
当访问存储器或外设时,存储器或外设不能及时配合CPU传输数据时,存储器或外设通过“READY”信号在T3之前向CPU发出一个“数据未准备好”信号,CPU会在T3之前插入一个或多个等待时间周期。当存储器或外设准备好数据,通过“READY”发“准备好”信号,CPU接受此信号后,会自动脱离 TW状态进入T4状态。因此,插入多少个TW由“READY”信号决定。
6、若在一个总线周期中,插入了3个等待周期TW,则在此总线周期中对READY信号进行了 次采样。A.4B.3C.5D.2