Pentium微处理器执行突发式存储器读总线周期时，Cache(Cache Enable)和W/R信号的状态应该是______。A) 1，1B) 1，0C) 0，1D) 0，0A．B．C．D．
Pentium微处理器执行突发式存储器读总线周期时，Cache(Cache Enable)和W/R信号的状态应该是______。
A) 1，1
B) 1，0
C) 0，1
D) 0，0
A．
B．
C．
D．
相关考题：
下面是是关于Pentium 微处理器总线时序的叙述，其中错误的是A．CPU通过总线接口部件完成一次存储器读/写I/0所需要的时间称为总线周期B．Pentium微处器执行流水线式总线周期时，下一个总线周期使用的地址在前一个总线周期传送数据时提供C．Pentium微处器的基本总线周期需要2个或2个以上的总线时钟周期D．Pentium 微处理器的突发式读总线周期由2-1-1-1个时钟周期组成, 共传递5个64位数据
Pentium微处理器的突发式存储器读/写总线周期包含几个CPU时钟周期?A．2个B．3个C．4个D．5个