想在系列机中发展一种新型号机器，你认为下列哪些设想是可以考虑的，哪些则不行的？为什么？ （1）新增加字符数据类型和若干条字符处理指令，以支持事务处理程序的编译。 （2）为增强中断处理功能，将中断分级由原来的4级增加到5级，并重新调整中断响应的优先次序。 （3）在CPU和主存之间增设Cache存储器，以克服因主存访问速率过低而造成的系统性能瓶颈。 （4）为解决计算误差较大，将机器中浮点数的下溢处理方法由原来的恒置“1”法，改为用ROM存取下溢处理结果的查表舍入法。 （5）为增加寻址灵活性和减少平均指令字长，将原等长操作码指令改为有3类不同码长的扩展操作码；将源操作数寻址方式由操作码指明改成如VAX-11那种设寻址方式位字段指明。 （6）将CPU与主存间的数据通路宽度由16位扩展成32位，以加快主机内部信息的传送。 （7）为减少公用总路线的使用冲突，将单总线改为双总线。 （8）把原0号通用寄存器改作堆栈指示器。
想在系列机中发展一种新型号机器，你认为下列哪些设想是可以考虑的，哪些则不行的？为什么？ （1）新增加字符数据类型和若干条字符处理指令，以支持事务处理程序的编译。 （2）为增强中断处理功能，将中断分级由原来的4级增加到5级，并重新调整中断响应的优先次序。 （3）在CPU和主存之间增设Cache存储器，以克服因主存访问速率过低而造成的系统性能瓶颈。 （4）为解决计算误差较大，将机器中浮点数的下溢处理方法由原来的恒置“1”法，改为用ROM存取下溢处理结果的查表舍入法。 （5）为增加寻址灵活性和减少平均指令字长，将原等长操作码指令改为有3类不同码长的扩展操作码；将源操作数寻址方式由操作码指明改成如VAX-11那种设寻址方式位字段指明。 （6）将CPU与主存间的数据通路宽度由16位扩展成32位，以加快主机内部信息的传送。 （7）为减少公用总路线的使用冲突，将单总线改为双总线。 （8）把原0号通用寄存器改作堆栈指示器。
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以下关于CPU与主存之间增加调整缓存(Cache)的叙述,不正确的是()。 A.Cache扩充了主存储器的容量B.Cache可以降低由于CPU与主存之间的速度差异造成的系统性能影响C.Cache的有效性是利用了对主存储器访问的局部特征D.Cache中通常保存着主存储器中部分内容的一份副本
判断下列叙述正确与否。①在计算机的中断系统中，优先级别高的中断总是先响应先处理。②光盘存贮器利用激光束在记录表面介质上存贮信息，可根据激光束反射的强弱来读出信息。③采用24针的打印机可以获得最好的硬拷贝效果。④指令中直接给出操作数称为直接寻址。⑤堆栈是由若干连续存储单元组成的先进先出存储区。⑥RISC技术的特点有：CPU寄存器数量多，采用流水线技术，指令长度固定，访问主存只有取数/存数指令和主要用硬部件控制逻辑等。⑦特权指令是一些使用不当会破坏系统的指令，因而为了安全起见只能用于操作系统或其他系统软件而不提供给一般用户使用。⑧时序控制逻辑为每条指令按时间顺序提供相应的控制信号。⑨多体交叉存贮器是解决由于主存容量太大而把一个主存体分成多个独立存贮体的一种技术。⑩若外设控制器中的寄存器和主存单元统一用主存地址编址，那么在计算机的指令系统中可以不设专门的I/O指令。
CPU响应中断时，进入“中断周期”，采用硬件方法保护并更新程序计数器PC内容，而不是由软件完成，主要是为了_______。A、能进入中断处理程序，并能正确返回源程序B、节省主存空间C、提高处理机速度D、易于编制中断处理程序
阅读以下关于中断的叙述，回答问题1至问题3，将答案填入对应栏内。【说明】某计算机中断系统有4级中断I1，I2，I3和I4，中断响应的优先次序为I1→I2→I3→I4，即先响应I1，冉响应I2，……，最后响应I4。每级中断对应一个屏蔽码，屏蔽码中某位为“1”表示禁止中断(关中断)，若为“0”则表示允许中断(开中断)。各级中断处理程序与屏蔽码的关系如表3-1所示。若ti时刻I1、I2和I4级同时产生中断，在各中断处理完成后，tj(ti＜tj)时刻发出I3级中断申请，CPU为I3服务时，I1级发出请求，在CPU为I1服务时，I2级发出请求。请参照图3-1所示的格式，画出CPU的运行轨迹。
在多级存储系统中，Cache处在CPU和主存之间，解决(55)问题。若Cache和主存的存取时间分别为T1和T2，Cache的命中率为H，则该计算机实际存取时间为(56)。当CPU向存储器执行读操作时，首先访问Cache，若命中，则从Cache中取出指令或数据，否则从主存中取出，送(57)：当CPU向存储器执行写操作时，为了使Cache的内容和主存的内容保持一致，若采用(58)法，则同时写入Cache和主存。由于Cache容量比主存容量小，因此当Cache满时，执行把主存信息向Cache写入，就要淘汰Cache中已有的信息，为了提高Cache的命中率，采用一种(59)替换算法。A．主存容量扩充B．主存和CPU速度匹配C．多个请求源访问主存D．BIOS存放
在分析Cache对机器性能的影响时，正确的叙述是( )。A．Cache容量比主存小许多，决定机器访问存储器速度的是主存，Cache只起次要作用B．CPU访问存储器时不受Cache控制器的控制C．Cache存储器中保存着CPU当前频繁访问的指令代码和数据D．奔腾PC机采用两极Cache结构，一级放指令，一级放数据
若Cache和主存的存取时间分别为T1和T2，Cache的命中率为H，则该计算机的实际存取时间为(2)。当CPU向存储器执行读操作时，首先访问Cache，如命中，则从Cache中取出指令或数据，否则从主存中取出，送(3)；当CPU向存储器执行写操作时，为了使Cache内容和主有的内容保持一致，若采用(4)法，同时写入Cache和主存。A．H×T1+T2B．(1-H×T1)+H×T2C．T2-H×T1D．H×T1+(1-H)×T2
试题三（共 20 分）阅读以下关于中断的叙述，回答问题 1 至问题 3，将答案填入答题纸的对应栏内。【说明】某计算机中断系统有 4级中断 I1，I2，I3 和I4，中断响应的优先次序为 I1→I2→I3→I4，即先响应 I1，再响应 I2，……，最后响应 I4。每级中断对应一个屏蔽码，屏蔽码中某位为“1”表示禁止中断（关中断） ，若为“0”则表示允许中断（开中断） 。各级中断处理程序与屏蔽码的关系如表 3-1 所示。【问题 1】 （6 分）若ti 时刻I1、I2 和 I4 级同时产生中断，在各中断处理完成后，tj（titj）时刻发出 I3 级中断申请，CPU 为 I3 服务时，I1 级发出请求，在 CPU 为 I1 服务时，I2 级发出请求。请参照图 3-1 所示的格式，画出CPU的运行轨迹。【问题 2】 （8 分）若将中断优先次序设置为 I1→I4→I3→I2，即先响应 I1，再响应 I4，……，最后响应 I2。请重新设置各级的屏蔽码，填写表 3-2。【问题 3】 （6 分）设中断优先次序为 I1→I4→I3→I2。若 ti 时刻 I1、I2 和 I4 级同时产生中断，在各中断处理完成后，tj（titj）时刻发出 I3 级中断申请，CPU为 I3服务时，I1级发出请求，在 CPU为 I1 服务时，I2 级发出请求。请画出这种情况下 CPU的运行轨迹。
试题四（共 15分）阅读以下关于中断的叙述，回答问题 1 至问题 4，将答案填入答题纸的对应栏内。【说明】在某嵌入式系统中，王工设计的计算机模块如图4-1 所示。它要求 CPU在执行完当前指令后转而对中断请求进行处理。假定：TDC为查询链中每个设备的延迟时间，Ta、Tb、Tc分别为设备 A、B、C的中断服务程序所需的执行时间，Ts和TR为保存现场和恢复现场所需的时间。【问题1】（2分）一般计算机系统根据对中断处理的策略不同，可分为单级中断系统和多级中断系统。本项目中王工设计的系统属于哪一类中断系统？请将设备 A、设备 B、设备C三个设备的中断优先级按照从高到低的次序排列。【问题2】（5分）本系统不允许中断嵌套，如果 CPU 响应中断，则中断处理过程按照如下流程执行，将(1)～(5)的内容填入答题纸上相应的位置。中断处理过程流程：a) CPU检查响应中断的条件是否满足；b) 如果 CPU响应中断，则(1)c) (2)d)分析中断原因；e) (3)f) 退出中断， (4)g) (5)，CPU继续执行。【问题3】（4分）当设备 A、设备 B、设备 C同时发出中断请求时，请计算出处理器处理设备 A、B、C的时间 TA、TB和TC。如果处理三个设备所需要的总时间为 T，那么本系统所设计的中断极限频率 f是多少？【问题4】（4分）嵌入式系统中多用 I/O 设备管理软件来管理外设。I/O 设备管理软件一般分为 4 层，层次关系和每一层的主要功能说明如图 4-2所示。请给出 4层软件的名称，将(1)～(4)的内容填入答题纸上相应的位置。
下列关于8086CPU中断响应和处理过程的叙述，正确的是A.8086CPU执行完一条指令后对中断进行判断B.响应中断时，首先保护标志寄存器内容和断点C.执行中断处理程序前，判断是否有NMI请求，如有则处理该请求D.收到INTR请求后，立即响应该中断E.如果TF=1，则进入单步中断处理程序
在请求分页系统中，当访问的页面不在主存时会产生一个缺页中断，缺页中断与一般中断的主要区别是( )。A.每当发生缺页中断并进行处理后，将返回到被中断指令的下一条指令开始执行；而一般中断是返回到被中断指令开始重新执行B.缺页中断在一条指令执行期间只会产生一次，而一般中断会产生多次C.缺页中断在指令执行期间产生并进行处理，而一般中断是在一条指令执行完，下一条指令开始执行前进行处理的D.缺页中断在一条指令执行完，下一条指令开始执行前进行处理，而一般中断是在一条指令执行期间进行处理的
CPU响应中断时，进入“中断周期”采用硬件方法保护并更新程序计数器PC内容，而不是由软件完成，主要是为了()。A.能进入中断处理程序并能正确返回原程序B.节省主存C.提高处理机速度D.易于编制中断处理程序
计算机执行程序所需的时间P可用P＝I×CPI×T来估计，其中I是程序经编译后的机器指令数，CPI是执行每条指令所需的平均机器周期数，T为每个机器周期的时间。RISC计算机采用（1）来提高机器的速度。它的指令系统具有（2）的特点。指令控制部件的构建，（3）。RISC机器又通过采用（4）来加快处理器的数据处理速度。RISC的指令集使编译优化工作（5）。空白（1）处应选择（）A、虽增加CPI，但更减少IB、虽增加CPI，但更减少TC、虽增加T，但更减少CPID、虽增加I，但更减少CPI
如外设A1、A2、A3、A4、A5按完全嵌套优先级排列规则，外设A1的优先级最高，A5最低。若中断请求的次序如下所示，试给出各外设的中断处理程序的次序。（假设所有的中断处理程序开始后就有STI指令） （1）外设A3和A4同时发出中断请求； （2）在外设A3的中断处理中，外设A1发出中断请求； （3）在外设A1的中断处理未完成前，发出EOI结束命令，外设A5发出中断请求
问答题假定某计算机的CPU主频为80MHz，CPI为4，并且平均每条指令访存1.5次，主存与Cache之间交换的块大小为16B，Cache的命中率为99%，存储器总线宽度为32位。请回答下列问题。 （1）该计算机的MIPS数是多少？平均每秒Cache缺失的次数是多少？在不考虑DMA传送的情况下，主存带宽至少达到多少才能满足CPU的访存要求？ （2）假定在Cache缺失的情况下访问主存时，存在0.0005%的缺页率，则CPU平均每秒产生多少次缺页异常？若页面大小为4KB，每次缺页都需要访问磁盘，访问磁盘时DMA传送采用周期挪用方式，磁盘I/O接口的数据缓冲寄存器为32位，则磁盘I/O接口平均每秒发出的DMA请求次数至少是多少？ （3）CPU和DMA控制器同时要求使用存储器总线时，哪个优先级更高？为什么？ （4）为了提高性能，主存采用4体交叉存储模式，工作时每1/4个存储周期启动一个体。若每个体的存储周期为50ns，则该主存能提供的最大带宽是多少？