6、在（)中，当存储电路采用钟控触发器时，应将触发器的时钟控制端作为激励信号处理。A．组合逻辑电路B．同步时序逻辑电路C．脉冲异步时序逻辑电路D．电平异步时序逻辑电路

6、在（)中，当存储电路采用钟控触发器时，应将触发器的时钟控制端作为激励信号处理。

A．组合逻辑电路

B．同步时序逻辑电路

C．脉冲异步时序逻辑电路

D．电平异步时序逻辑电路

参考答案和解析
脉冲异步时序逻辑电路

相关考题：

具有以下()逻辑功能的触发器为T触发器。A、当控制信号T=1时每来一个CP信号它的状态就翻转一次B、当T=0时，触发器的状态保持不变C、当控制信号T=0时每来一个CP信号它的状态就翻转一次D、当T=1时，触发器的状态保持不变
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下列触发器中,()不可作为同步时序逻辑电路的存储元件 A.基本R-S触发器B.D触发器C.J-K触发器D.T触发器
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同步计数器是指（）的计数器。A.由同类型的触发器构成B.各触发器时钟端连在一起，统一由系统时钟控制C.可用前级的输出做后级触发器的时钟D.可用后级的输出做前级触发器的时钟
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在触发器中，（）端称为时钻脉冲输入端，输入控制信号，又称控制脉冲。
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同步时序电路其状态的改变受同一个时钟脉冲控制，各个触发器的CP信号都是输入时钟脉冲。
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同步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。
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数电同步计数器中,各个触发器受同一时钟脉冲的控制。
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下列触发器中没有约束条件的是（）。A、基本RS触发器B、主从RS触发器C、钟控RS触发器D、钟控JK触发器
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（）触发器是JK触发器在J=K条件下的特殊情况的电路。A、DB、TC、RSD、钟控触发器
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钟控R－S触发器当（），时，触发器输出Q端为A、置0功能B、置1功能C、保持功能D、禁止状态
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同步计数器是指（）的计数器。 A、由同类型的触发器构成B、各触发器时钟端连在一起，统一由系统时钟控制C、可用前级的输出做后级触发器的时钟D、可用后极的输出做前级触发器的时钟
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实现时钟信号控制的最简单的方式是采用是（）。A、JK触发器B、同步RS触发器C、主从RS触发器D、D触发器
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下列触发器中，（）不可作为同步时序逻辑电路的存储元件。A、基本R-S触发器B、D触发器C、J-K触发器D、T触发器
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时钟触发器仅当有时钟脉冲作用时，输入信号才能对触发器的状态产生影响。
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下列（）触发器是JK触发器在J≠K条件下的特殊情况的电路。A、DB、TC、RSD、钟控触发器
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在同步时序逻辑电路中，触发器的输出称为（）变量，触发器的输入又称为（）信号。
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同步时序逻辑电路中，所有触发器状态的变化都是在（）操作下（）进行的；异步时序逻辑电路中，各触发器的时钟信号（），因而触发器状态的变化并不都是（）发生的，而是（）
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对时钟控制触发器而言，时钟脉冲确定触发器状态何时转换，输入信号确定触发器状态如何转换。
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脉冲异步时序逻辑电路中的存储元件可以采用（）A、时钟控制RS触发器B、D触发器C、基本RS触发器D、JK触发器
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下列说法正确的是（）。A、一个触发器可以有一个输出端，也可以有两个输出端B、触发器两个输出端的电平可以相同，也可以相反C、时钟信号决定了触发器的翻转时刻，控制输入信号决定了触发器翻转后的状态D、时钟脉冲信号的触发都是上升沿触发
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同步计数器中的同步是指（）A、各触发器同时输入信号；B、各触发器状态同时改变；C、各触发器受同一时钟脉冲的控制
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仲裁电路输出的高电平作用到故障判决逻辑电路的D触发器的D端，当延迟锁定信号到来，D触发器的输出作为（）信号送到模拟选择开关，由模拟选择开关给出切换电平。A、启动（E）B、地址（A）C、输入（Y）D、输出（Z）
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一个只有单端输入的边沿触发器，输入信号为0，原来所处状态Q=1，在时钟信号改变时，触发器状态Q变为0，则该触发器为（）。A、RS触发器B、JK触发器C、D触发器D、T触发器
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静态RAM中的存储单元是（）。A、D触发器B、JK触发器C、基本RS触发器D、钟控D触发器
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钟控R－S触发器当，S＝0，R＝1时，触发器输出Q端为（）A、置0功能B、置1功能C、保持功能D、禁止状态
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触发器的时钟输入端处靠近方框的小圆圈表示该触发器（）。A、在J=O，K=0时置0B、在时钟上升沿时触发翻转C、在时钟输入时翻转为0D、在时钟下降沿时触发翻转
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多选题触发器是存储电路的基本元件，根据触发器时钟端的连接方式，把时序逻辑电路分为（）。A同步时序电路B组合逻辑电路C触发器电路D异步时序电路
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单选题下列说法正确的是（）。A一个触发器可以有一个输出端，也可以有两个输出端B触发器两个输出端的电平可以相同，也可以相反C时钟信号决定了触发器的翻转时刻，控制输入信号决定了触发器翻转后的状态D时钟脉冲信号的触发都是上升沿触发
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