利用256K*8位ROM芯片设计256k*16位只读存储器，画逻辑电路图。
利用256K*8位ROM芯片设计256k*16位只读存储器，画逻辑电路图。
参考答案和解析
8,2-4,0FFFF;FFFF,30000,3FFFF
相关考题：
用32K×4位的RAM芯片构成256K×32位存储器芯片M，至少需要(20)个RAM芯片。若用构成的芯片M来存储16MB的内容，则至少需要(21)个这样的芯片M。(55)A．4B．32C．64D．8
外围电路中某电路，使用8K×4位的SRAM存储器芯片构成256K×32位的Cache存储器。(26)片，存储器地址码位数是(27)，单个芯片的地址码位数是(28)。A．256B．128C．512D．255
μPD424256的容量为256K×4bit，即芯片内部有256K个存储单元，每个存储单元可存储4位信息。下面关于μPD424256的叙述中，正确的是( )。A．芯片内部有256K个存储单元，因此芯片有18个地址引脚B．芯片的RAS和CAS选通信号主要用于DRAM的刷新C．芯片的数据线有4根，但为减少芯片的引脚数，它们与18个地址信号中的低4位地址线是分时复用的D．DRAM芯片中的存储单元除像μPD424256那样存储4位信息外，有的DRAM芯片中的存储单元存储1位信息，有些存储8位信息
用64K×8的RAM芯片和32K×16的ROM芯片设计一个256K×16的存储器，地址范围为00000H～3FFFFH，其中ROM的地址范围为10000H～1FFFFH，其余为RAM的地址。则地址线为(1)根，数据线为(2)根；ROM需要(3)片，RAM需要(4)片。CPU执行一段程序时，Cache完成存取的次数为5000次，主存完成存取的次数为200次。已知Cache的存取周期为40ns，主存的存取周期为160ns。其两级存储器的平均访问时间为(5)ns。A．18B．9C．16D．8
中兴通讯3G统一硬件平台采用（）双交换网设计，其最大交换容量分别是256K×256K和80Gbps。中兴通讯ZXWNV3系列核心网产品具有、可满足大容量组网需求，实现灵活组网。A、TDM、ATMB、ATM、IPC、TDM、IPD、ATM、ATM
单选题Due to limitations affecting voice quality, which of the broadband speeds shown is preferred in order to achieve highest voice quality on a converged data and voice teleworker connection?（）ADSL with 128k uplink /128k downlinkBcable with 256k uplink /256k downlinkCDSL with 128k uplink /768k downlinkDcable with 256k uplink /1.4M downlink
填空题ZXMSG 9000设备，提供电路交换功能的单板是（）板，单板可以提供64K×64K至256K×256K的交换容量。