完成JK触发器的VHDL描述，要求 （1) 语言逻辑无误，并编译正确。 （2) 要进行功能仿真验证自己的设计结果。
完成JK触发器的VHDL描述，要求 （1) 语言逻辑无误，并编译正确。 （2) 要进行功能仿真验证自己的设计结果。
参考答案和解析
在进程中检测到时钟clk出现上升沿后，再根据对复位reset、置位set信号的检测作出相应的处理。得到的是同步方式的复位、置位。描述程序如下， library ieee; use ieee. std_logic_1164.all; entity JKFF is port(j,k,set,reset,clk:in std_logic;q,nq:out std_logic); end JKFF; architecture watdo of JKFF is begin process(clk) variable kq:std logic: ='0'; begin if clk'event and clk = '1' then if set = '0' and reset = '1' then kq: = '0'; --同步复位 elsif set = '1' and reset = '0' then kq: = '1'; elsif j ='0' and k='1' then kq: ='0'; elsif j ='1' and k='0' then kq: ='1'; elsif j ='1' and k='1' then kq: =not kq; end if; end if; q＜= kq; nq＜= not kq; end process; end watdo;
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Verilog语言与C语言的区别，不正确的描述是（）A、Verilog语言可实现并行计算，C语言只是串行计算；B、Verilog语言可以描述电路结构，C语言仅仅描述算法；C、Verilog语言源于C语言，包括它的逻辑和延迟；D、Verilog语言可以编写测试向量进行仿真和测试。
问答题为什么VHDL设计仅需要功能仿真？