内部时钟发生器实质上是1个2分频的触发器。() 此题为判断题(对，错)。
n个触发器组成的计数器,共有n个状态。() 此题为判断题(对，错)。
T触发器的T=1时,就构成翻转型触发器。() 此题为判断题(对，错)。
主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。() 此题为判断题(对，错)。
异步时序逻辑电路中各触发器状态变化不是发生在同一时刻，但必须要有时钟脉冲。此题为判断题(对，错)。
D边沿触发器在CP作用下,若D=1,其状态保持不变。() 此题为判断题(对，错)。
当J=1,K=1时,在时钟CP的作用下,JK触发器的输出Q的状态不变。() 此题为判断题(对，错)。
主从JK触发器电路中,主触发器合从触发器输出状态的翻转是同时进行的。() 此题为判断题(对，错)。
移位寄存器每当时钟的后沿到达时,输入数码移入C0,同时每个触发器的状态也移给了下一个触发器。() 此题为判断题(对，错)。
触发器是一种特殊类型的存储过程。() 此题为判断题(对，错)。
触发器能自动保持两种互补的稳定状态。() 此题为判断题(对，错)。
施密特触发器是单稳态触发器。() 此题为判断题(对，错)。
基本RS触发器,若现态为1,S=R=0,则触发状态应为1。() 此题为判断题(对，错)。
异步时序逻辑电路中各个触发器所用的时钟触发沿不完全相同。() 此题为判断题(对，错)。
所谓上升沿触发,是指触发器的输出状态变化是发生在CP=1期间。() 此题为判断题(对，错)。
RS触发器没有不确定的输出状态。 此题为判断题(对，错)。
同步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。 此题为判断题(对，错)。
钟控触发器的在CP有效期间输入状态的改变将不影响输出状态。边沿触发方式的触发器输出状态取决于CP有效期间的输入状态。() 此题为判断题(对，错)。
JK触发电路中,当J=1、K=1、Qn=1时,触发器的状态为置1。() 此题为判断题(对，错)。
单稳态触发器有稳态和暂稳态两个不同的工作状态。() 此题为判断题(对，错)。
RS触发器是以输入端R的状态为触发器状态的。() 此题为判断题(对，错)。
利用时钟脉冲去触发计数器中所有触发器,使之发生状态变换的计数器,称为异步计数器。() 此题为判断题(对，错)。
由两个TTL或非门构成的基本RS触发器,当R=S=0时,触发器的状态为不定。() 此题为判断题(对，错)。
触发器按其稳定工作状态可分为双稳态触发器、单稳态触发器和无稳态触发器() 此题为判断题(对，错)。
基本RS触发器有0或1两种状态。当RD=0,SD=1时,无论触发器初态如何,触发器被置1。() 此题为判断题(对，错)。
对时钟控制触发器而言，时钟脉冲确定触发器状态何时转换，输入信号确定触发器状态如何转换。
基本RS触发器与时钟同步的RS触发器的主要区别在于（）A、当RS为不同取值组合时，它们触发的结果不同；B、基本RS触发器有不定状态，而时钟同步RS触发器没有不定状态；C、基本RS触发器的触发不需时钟的配合，而时钟同步RS触发器需要时钟的配合。